[发明专利]一种基于电路性能的多裸片结构FPGA的布局方法

权利要求书

1.一种基于电路性能的多裸片结构FPGA的布局方法，其特征在于，所述多裸片结构FPGA包括硅连接层及层叠设置在所述硅连接层上的若干个FPGA裸片，每个所述FPGA裸片上设置有若干个与所述FPGA裸片内部信号通路相连接的连接点引出端，每个所述FPGA裸片中的连接点引出端通过所述硅连接层内的跨裸片连线连接任意一个其他FPGA裸片的连接点引出端实现FPGA裸片间的互连，所述方法包括：

获取用户输入网表，根据各个FPGA裸片包含的逻辑资源数量将所述用户输入网表切割为若干个相连的子网表，子网表与FPGA裸片一一对应且每个FPGA裸片上的逻辑资源数量满足对应的子网表的逻辑资源需求；

根据每个FPGA裸片对应的子网表将所述FPGA裸片上的IO口排布在指定位置；

对所述用户输入网表进行电路性能分析，按照各个子网表之间的各组信号连接关系的电路性能确定各组信号连接关系的关键指数，所述信号连接关系的电路性能越差，对应的关键指数越高；

对于任意两个FPGA裸片对应的两个子网表之间的各组信号连接关系，根据各组信号连接关系的关键指数在所述两个FPGA裸片上分别选定逻辑单元布局位置作为连接点构成用于形成各组信号连接关系的各组连接点，信号连接关系的关键指数越高，对应的一组连接点通过所述硅连接层形成的连接路径的电路性能越好；

对于任意两个FPGA裸片之间的任意一组连接点，根据所述一组连接点在所述两个FPGA裸片上分别选定连接点引出端添加虚拟加力点形成所述一组连接点对应的一组虚拟加力点；

在完成各个FPGA裸片的IO口、连接点和虚拟加力点的配置后，对于每个FPGA裸片，按照所述FPGA裸片对应的子网表利用力导向布局算法模型基于所述FPGA裸片上虚拟加力点对相应连接点的牵引作用和指定位置的IO口的牵引作用对所述FPGA裸片进行布局。

2.根据权利要求1所述的方法，其特征在于，所述电路性能分析包括时序分析，信号连接关系和连接路径的电路性能为时延长度，时延越短，电路性能越好；

则所述对所述用户输入网表进行电路性能分析，按照各个子网表之间的各组信号连接关系的电路性能确定各组信号连接关系的关键指数，包括：

基于时序约束条件通过静态时序分析STA确定各组信号连接关系的时间余量，信号连接关系的时延越长，时间余量越小；

根据各组信号连接关系的时间余量确定对应的关键指数，信号连接关系的时间余量越小，对应的关键指数越高。

3.根据权利要求2所述的方法，其特征在于，

所述电路性能分析还包括功耗分析，信号连接关系和连接路径的电路性能为功耗值，功耗越小，电路性能越好；

和/或，所述电路性能分析还包括信号品质分析，信号连接关系和连接路径的电路性能为信号品质因数，信号品质因数越高，电路性能越好；

和/或，所述电路性能分析还包括片上供电噪声分析，信号连接关系和连接路径的电路性能为噪声值，噪声值越小，电路性能越好；

和/或，所述电路性能分析还包括片上电磁干扰分析，信号连接关系和连接路径的电路性能为屏蔽系数，屏蔽系数越高，电路性能越好。

4.根据权利要求1-3任一所述的方法，其特征在于，所述方法还包括：

当两个FPGA裸片对应的两个子网表之间有P组信号连接关系的关键指数均为第一关键指数，两个FPGA裸片上的逻辑单元布局位置通过所述硅连接层共形成Q条电路性能相同且与所述第一关键指数对应的第一连接路径时；

若P＞Q，则利用Q条第一连接路径形成Q组第一关键指数的信号连接关系，利用两个FPGA裸片之间的第二连接路径形成剩余的P-Q组第一关键指数的信号连接关系，所述第二连接路径是电路性能差于所述第一连接路径的连接路径；

若P＜Q，则在Q条第一连接路径中选取P条第一连接路径形成P组第一关键指数的信号连接关系，剩余的Q-P条第一连接路径作为与第二关键指数对应的连接路径，所述第二关键指数低于所述第一关键指数。