[发明专利]第一层金属与其下层栅极物理短接缺陷的检测方法及结构

说明书

本发明涉及第一层金属与其下层栅极物理短接缺陷的检测方法，涉及缺陷检测技术，在晶圆的检测区域或者切割道区域设置并列设置的第一检测结构和第二检测结构，每一检测结构包括P型有源区、位于P型有源区上的检测栅极结构和接触孔、位于检测栅极结构的两端部的栅极接触孔、连接位于P型有源区上的接触孔的金属线以及连接栅极接触孔的金属线，并第一检测结构的检测栅极结构与位于其上的金属线至少部分重叠，第二检测结构的检测栅极结构与位于其上的金属线无重叠区域，可检测并锁定晶圆上第一层金属与下层栅极之间因物理接触而短接的缺陷，缩短缺陷发现的时间，第一检测结构和第二检测结构在半导体器件的形成过程中同步形成，工艺简单，成本低。

技术领域

本发明涉及半导体集成电路制造技术，尤其涉及一种缺陷检测技术。

背景技术

在半导体芯片制造工艺中，缺陷检测在半导体芯片制造过程中是必不可少的，且为非常关键的步骤，通过缺陷检测发现缺陷，缩短缺陷发生到发现的时间，可提高半导体芯片的良率，降低生产成本。另，随着技术节点的下行，器件的成型要求越来越严格，缺陷检测变得日益重要。

在半导体芯片制造过程中，各步工艺过程中均有可能发生缺陷。现有技术中通常在每步工艺之后进行缺陷检测。然而，单步检测无法反应各步工艺之间相互影响导致的缺陷问题。如，对于第一层金属和下层栅极短接缺陷，现有技术中主要依靠单层的厚度量测进行监控，这种方法有很大的局限性，无法全面反映各层之间的相互影响导致的缺陷问题，如研磨工艺波动导致层间介质层过薄以及第一层金属过刻蚀深度较深，单层工艺虽然离群但均未超过规格，一般正常放线，但实际两者结合的结果却很可能会导致第一层金属和下层栅极物理接触而短接，即发生物理短接缺陷，而且这类上下层的缺陷也很难通过直接的缺陷对比扫描手段发现，一般要到最终的良率测试才能发现问题，还存在原因排查困难的问题，导致较多的良率损失，增加缺陷发现的时间。

半导体集成电路通常都形成于晶圆上，随着技术发展，晶圆的尺寸即直径从4英寸、6英寸、8英寸一直发展到12英寸。晶圆边缘为较易发生缺陷的区域，随着晶圆尺寸的增加，晶圆边缘更易发生缺陷，如晶圆边缘芯片的层间介质层厚度受研磨等工艺波动影响较大，因此对于晶圆边缘的缺陷检测尤其重要。

发明内容