[发明专利]一种集成电路的扫描测试装置

说明书

本发明公开了一种集成电路的扫描测试装置，通过在现有技术中EDT压缩设计的基础上，在系统输入管脚和解压缩模块之间设置第一分时复用模块，在压缩模块和系统输出管脚之间设置第二分时复用模块，在解压缩模块将解压缩得到的测试激励信号同时输入扫描链模块中的各扫描链的基础上，进一步将压缩后的测试激励信号分时段输入不同的测试组中的解压缩模块，在压缩模块将测试响应信号压缩后，再分时段输出压缩后的测试响应信号。通过对扫描链进行分时段测试的方式，进一步对系统输入管脚和系统输出管脚进行复用，减小了所需的压缩比，从而降低了解压缩模块和压缩模块的复杂度，在集成电路规模增大后避免了压缩难度提升，解决了芯片测试管脚不足的问题。

技术领域

本发明涉及电路测试技术领域，特别是涉及一种集成电路的扫描测试装置。

背景技术

图1为现有技术中一种未压缩的扫描链结构示意图。

可测试性技术是解决超大规模集成电路测试的有效途径。扫描链测试技术属于可测试性技术中的一种，是将电路中的触发器标准单元用具有扫描功能的触发器单元替换，然后将前一级触发器的输出连接到下一级触发器的数据输入端，形成一个从输入到输出的流水线，称为测试扫描寄存器链，如图1所示，扫描链模块102的输入端与输入管脚101连接，扫描链模块102的输出端与输出管脚103连接，在扫描链模块102中，从链首寄存器到链尾寄存器由无数个寄存器组成一条测试扫描寄存器链(简称扫描链)，共有多条这样的扫描链。通过对扫描链中寄存器的时钟端和串行输入数据的控制，可以实现对电路中组合逻辑和时序元件的测试。

随着半导体生产工艺进入深微亚米时代，芯片的工作频率越来越高以后，基于单固定故障的扫描测试方法和故障模型已经不能覆盖到全部的生产制造缺陷，因此采用基于功能时钟频率的实速(at-speed)扫描测试来尽可能多的捕获制造缺陷。片上系统(Systemon a Chip，SoC)规模不断增加，单个芯片上集成的晶体管数目越来越多，伴随着扫描测试模式的增加，所生成测试激励信号的容量、测试所需要的输入输出(Input/Output，I/O)端口数目以及测试时间随之巨量增加，庞大的测试数据量会导致过长的测试时间，也可能超出自动测试设备(Automatic Test Equipment，ATE)的容量，这对片上系统测试和验证提出了严峻的考验。如果采用如图1所示的测试方案，则扫描寄存器的数目和扫描链的个数决定了扫描链的长度，整芯片可用于测试的扫描链数目非常少，而扫描寄存器的数量相当大，因此会导致扫描链的长度很长，直接导致测试时间的增加。

图2为现有技术中一种采用EDT压缩技术的扫描链结构示意图。

芯片测试的目标就是用最低的成本来完成高质量的测试。预期的测试质量主要包括：较高的故障覆盖率和芯片良品率，较低的性能损耗；而低成本的宗旨就是：尽量少的测试数据和硬件电路开销、尽量短的测试时间及小的测试功耗。目前采用对生成的测试激励信号进行压缩的方式来解决这一问题，如图2所示，目前业界常采用嵌入式确定性测试(Embedded Deterministic Test，EDT)压缩技术，通过在系统输入管脚101和扫描链模块102之间设置解压缩模块201，在扫描链模块102和系统输出管脚103之间设置压缩模块202，实现对输入测试激励矢量的解压缩和输出测试响应的压缩。其核心思想是在获得更高的数据压缩率的情况下，用尽可能少的扫描通道来控制内部尽可能多的扫描链，并获得相近的测试覆盖率，从而降低对测试机台容量的需求，降低测试成本。

采用EDT压缩的设计和传统扫描链测试一样，可以直接控制扫描通道内部的扫描链，从而节省测试端口并达到测试的目的。但随着芯片规模的不断攀升，测试端口越来越少的情况下，一味地对扫描链进行压缩，反而会增加压缩和解压缩相关的逻辑和控制信号，同时复杂的解压缩逻辑也会影响解压缩的时间和生成测试激励信号的时间，不利于芯片可测试性发展的目标。

在集成电路扫描测试中，如何适应电路规模的增大，是本领域技术人员需要解决的技术问题。

发明内容