[发明专利]利用有源硅连接层平衡延迟的多裸片FPGA

权利要求书

1.一种利用有源硅连接层平衡延迟的多裸片FPGA，其特征在于，所述多裸片FPGA包括基板、层叠设置在所述基板上的硅连接层以及层叠设置在所述硅连接层上的若干个FPGA裸片，若干个FPGA裸片按照二维堆叠方式排布在所述硅连接层上，所述硅连接层覆盖所有的FPGA裸片；

每个FPGA裸片内包括若干个可配置功能模块、环于各个可配置功能模块分布的互连资源模块、以及连接点引出端，所述FPGA裸片内的可配置功能模块至少包括可编程逻辑单元、硅堆叠连接模块和输入输出端口，所述硅堆叠连接模块内包括若干个硅堆叠连接点，所述FPGA裸片内的可编程逻辑单元分别与硅堆叠连接点和输入输出端口通过互连资源模块相连，所述FPGA裸片内的硅堆叠连接点通过重布线层内的顶层金属线与相应的连接点引出端相连；

每个FPGA裸片中的连接点引出端通过所述硅连接层内的跨裸片连线与其他FPGA裸片中相应的连接点引出端相连，所述硅连接层内布设有源器件，所述有源器件用于调节两个FPGA裸片之间的信号传输路径上的信号延迟；每个FPGA裸片可通过所述硅连接层内的跨裸片连线与其他任意一个FPGA裸片相连，连通各个FPGA裸片的跨裸片连线在所述硅连接层内沿着第一方向和第二方向交叉布置，所述第一方向和所述第二方向在水平方向上相互垂直；FPGA裸片内的输入输出端口通过所述硅连接层上的硅通孔连接至所述基板；

其中，所述硅连接层内布设的有源器件包括缓冲器，每个所述缓冲器包括依次串联的偶数个反向器，两个FPGA裸片的连接点引出端之间的跨裸片连线穿过所述缓冲器。

2.根据权利要求1所述的多裸片FPGA，其特征在于，所述硅连接层内布设有至少两种不同时延大小的缓冲器，不同时延大小的缓冲器调整信号传输路径具有不同信号延迟。

3.根据权利要求1所述的多裸片FPGA，其特征在于，每个所述缓冲器包括若干路通过开关并联的缓冲通路，当开关闭合时、缓冲通路接入电路，当接入的缓冲通路的数量不同时、所述缓冲器具有不同时延大小、调整信号传输路径具有不同信号延迟，接入的缓冲通路的数量越多、缓冲器的时延越小，各个缓冲通路中的开关的开闭状态切换由金属选择技术实现。

4.根据权利要求3所述的多裸片FPGA，其特征在于，所述缓冲器包括4路通过开关并联的缓冲通路，当通过金属选择技术控制接入的缓冲通路的数量分别为1至4路时，所述缓冲器对应的依次具有BUF1X时延、BUF2X时延、BUF3X 时延以及BUF4X 时延。

5.根据权利要求1所述的多裸片FPGA，其特征在于，所述缓冲器还包括施密特触发电路，所述施密特触发电路串联在偶数个反向器的输出端。

6.根据权利要求1-5任一所述的多裸片FPGA，其特征在于，所述硅连接层内布设的有源器件还包括第一类触发器，所述第一类触发器采用同步设计方式，两个FPGA裸片的连接点引出端之间的跨裸片连线分别通过切换开关连接所述第一类触发器的输入端和输出端，当切换开关的状态切换时，所述第一类触发器接入或不接入两个FPGA裸片之间信号传输路径中，所述切换开关的开闭状态切换由金属选择技术实现，且所述第一类触发器的时钟频率为系统时钟频率的倍数。

7.根据权利要求1所述的多裸片FPGA，其特征在于，所述多裸片FPGA还包括第二类触发器，所述第二类触发器采用异步设计方式并用于两个FPGA裸片之间的跨时钟域通信。

8.根据权利要求7所述的多裸片FPGA，其特征在于，所述第二类触发器布设在所述硅连接层内，所述第二类触发器包括第一D触发器和第二D触发器，所述第一D触发器的D端连接其中一个FPGA裸片获取使能信号、Q端连接所述第二D触发器的D端，所述第二D触发器的Q端连接所述硅连接层内的有源器件输出使能信号控制其通断，所述第一D触发器和第二D触发器的时钟端均连接另一个FPGA裸片并获取时钟信号。

9.根据权利要求7所述的多裸片FPGA，其特征在于，所述第二类触发器分别设置在两个FPGA裸片内部，则所述两个FPGA裸片通过第二类触发器进行握手信号交互。