[发明专利]一种集成4或5分频与8或9分频的异步预分频器

说明书

本发明公开了一种集成4或5分频与8或9分频的异步预分频器，包括集成与非门的D触发器NAND_CML_DFF1、集成与非门的D触发器NAND_CML_DFF2、D触发器CML_DFF1、D触发器CML_DFF2、与门AND1、与门AND2、或非门CML_NOR、传输门T1、传输门T2、传输门T3和传输门T4；该发明的有益效果为实现异步4或5分频功能和实现异步8或9分频功能，异步4或5分频的输出与异步8或9分频的输出通过不同传输门的导通来进行输出切换。此外，由于异步时钟相对于同步时钟，频率极大地降低，因此异步时钟的D触发器功耗也相应减少，从而降低了整体电路的功耗。

技术领域

本发明涉及射频集成电路领域，特别涉及一种集成4或5分频与8或9分频的异步预分频器。

背景技术

双模预分频器是锁相环型频率综合器中分频器的核心模块。双模预分频器通常工作在N或N+1的分频模式下，由程序计数器和吞计数器对双模预分频器的工作模式进行逻辑控制。双模预分频器作为振荡器的下一级电路，对振荡器的输出频率进行分频功能，其分频后的信号作为数字逻辑的时钟信号，其与程序计数器和吞计数器之间的组合工作可以实现很大的分频输出范围。

常用的双模预分频器可以通过扩展基于CML触发器的2或3同步预分频器得到，具体的扩展方式可以是同步的，也可以是异步的。当扩展到更大模式分频数的预分频器时，传统的同步预分频器往往很难对面积以及功耗进行约束。此外，当片外的振荡器工作在高频率时，需要对4或5双模预分频扩展到8或9双模预分频来满足数字逻辑的输入时钟要求；当片外的振荡器工作在低频率时，需要对8或9双模预分频切换到4或5双模预分频来满足锁相环更好的性能指标。

随着系统对于小型化以及低功耗的需求，如何在节省面积和功耗的同时，实现4或5双模预分频器与8或9双模预分频器的集成以及切换成为急需解决的技术难题。

发明内容

本发明提供一种集成4或5分频与8或9分频的异步预分频器，可以解决上述背景技术中提出的问题。

本发明提供了一种集成4或5分频与8或9分频的异步预分频器，包括集成与非门的D触发器NAND_CML_DFF1、集成与非门的D触发器NAND_CML_DFF2、D触发器CML_DFF1、D触发器CML_DFF2、与门AND1、与门AND2、或非门CML_NOR、传输门T1、传输门T2、传输门T3和传输门T4；所述集成与非门的D触发器NAND_CML_DFF1的输出端Qp与集成与非门的D触发器NAND_CML_DFF2的输入端An、自身的输入端Bp以及D触发器CML_DFF1的时钟输入端CLKP相连；所述集成与非门的D触发器NAND_CML_DFF1的输出端Qn与集成与非门的D触发器NAND_CML_DFF2的输入端Ap、自身的输入端Bn以及D触发器CML_DFF1的时钟输入端CLKN相连；所述集成与非门的D触发器NAND_CML_DFF2的输出端Qp与集成与非门的D触发器NAND_CML_DFF1的输入端Ap相连；所述集成与非门的D触发器NAND_CML_DFF2的输出端Qn与集成与非门的D触发器NAND_CML_DFF1的输入端An相连；所述集成与非门的D触发器NAND_CML_DFF2的输入端Bp与或非门CML_NOR的输出端Qp相连；所述集成与非门的D触发器NAND_CML_DFF2的输入端Bn与或非门CML_NOR的输出端Qn相连；所述D触发器CML_DFF1的输出端Qp与自身的输入端Dn、D触发器CML_DFF2的时钟输入端CLKP、或非门CML_NOR的输入端Ap以及传输门T1的左端相连；所述D触发器CML_DFF1的输出端Qn与自身的输入端Dp、D触发器CML_DFF2的时钟输入端CLKN、或非门CML_NOR的输入端An以及传输门T2的左端相连；所述D触发器CML_DFF2输出端Qp与自身的输入端Dn以及与门AND1的输入端A相连；所述D触发器CML_DFF2输出端Qn与自身的输入端Dp以及与门AND2的输入端B相连；所述与门AND1的输出端C与或非门CML_NOR的输入端Bp以及传输门T3的左端相连接；所述与门AND2的输出端C与或非门CML_NOR的输入端Bn以及传输门T4的左端相连接。