[发明专利]基于FPGA的可配置分块式矩阵转置系统及方法

权利要求书

1.一种基于FPGA的可配置分块式矩阵转置系统，其特征在于，包括：

数据缓存模块、转置写地址模块、转置读地址模块、读写使能时分复用模块、DDR3模块；

所述数据缓存模块接收写入的数据和数据使能信号，用于完成写数据的缓存收集，所述数据缓存模块在所述转置写地址模块输出写地址信息和触发信号之后，在所述读写使能时分复用模块的写使能指令控制下，将写数据与写地址保持统一时序输入到所述读写使能时分复用模块中；

所述转置写地址模块接收外部的参数配置信息和数据使能信号，完成相应的写地址的生成，并向所述数据缓存模块发送触发信号，向所述读写使能时分复用模块发送写地址；

所述转置读地址模块接收外部的参数配置信息，在所述读写使能时分复用模块发送的读使能指令的控制下向所述读写使能时分复用模块发送读地址；

所述读写使能时分复用模块分别向所述数据缓存模块发送写使能指令、向所述转置读地址模块发送读使能指令，并接收所述转置写地址模块的写地址信息、所述数据缓存模块的数据、所述转置读地址模块的读地址信息，控制所述DDR3模块的读写时序，通过输入数据的矩阵大小及数据率，分配相应的读写操作时隙，保证所述DDR3模块的读写效率利用率最优；

所述DDR3模块用于完成数据的矩阵转置。

2.根据权利要求1所述的基于FPGA的可配置分块式矩阵转置系统，其特征在于，所述转置写地址模块接收外部的参数配置信息包括：

所述DDR3模块中一行所需求的cell的个数、DDR3的突发长度、DDR3的突发长度位宽、矩阵转置前每行数据cell的个数、分块矩阵行的cell个数、分块矩阵列的cell个数。

3.根据权利要求1所述的基于FPGA的可配置分块式矩阵转置系统，其特征在于，所述转置读地址模块接收外部的参数配置信息与所述转置写地址模块接收外部的参数配置信息相同。

4.根据权利要求1所述的基于FPGA的可配置分块式矩阵转置系统，其特征在于，所述DDR3模块在完成矩阵转置后，将原本一行数据划分成一个16×8的分块矩阵数据。

5.一种基于FPGA的可配置分块式矩阵转置方法，其特征在于，包括：

数据缓存模块接收写入的数据和数据使能信号，并将数据使能信号同步发送至转置写地址模块；

外部参数配置信息输出至转置写地址模块和转置读地址模块，由所述转置写地址模块生成写地址信息、所述转置读地址模块生成读地址信息；

所述转置写地址模块生成触发信号并发送至数据缓存模块，所述数据缓存模块的数据与所述转置写地址模块生成写地址的时序保持一致，并一同输入到所述读写使能时分复用模块；

所述转置读地址模块生成读地址信息输入到所述读写使能时分复用模块；

所述读写使能时分复用模块完成对所述DDR3模块的读写时序控制，并通过对输入数据的矩阵大小及数据率，分配相应的读写操作时隙，保证所述DDR3模块的读写效率利用率最优。

6.根据权利要求5所述的基于FPGA的可配置分块式矩阵转置方法，其特征在于，所述外部参数配置信息输出至转置写地址模块和转置读地址模块包括：

DDR3模块中一行所需求的cell的个数、DDR3的突发长度、DDR3的突发长度位宽、矩阵转置前每行数据cell的个数、分块矩阵行的cell个数、分块矩阵列的cell个数。

7.根据权利要求6所述的基于FPGA的可配置分块式矩阵转置方法，其特征在于，所述DDR3模块在完成矩阵转置后，将原本一行数据划分成一个16×8的分块矩阵数据。