[发明专利]半导体结构和用于形成半导体结构的方法

说明书

本发明描述了具有功率分配网络的半导体结构，功率分配网络包括第一导线和第二导线。衬底包括第一表面，第一表面与功率分配网络接触。多个后侧通孔位于衬底中并且电耦合至第一导线。通孔轨道形成在衬底的与第一表面相对的第二表面上。第一层间电介质位于通孔轨道上和衬底上。第二层间电介质位于第一层间电介质上。第三层间电介质位于第二层间电介质上。第一互连层和顶部互连层分别位于第二层间电介质和第三层电介质中。深通孔位于第三层间电介质中并且电耦合至通孔轨道。深通孔还连接至第一互连层和顶部互连层。电源输入/输出层位于第三层间电介质上并且与顶部互连层接触。本发明的实施例还涉及用于形成半导体结构的方法。

技术领域

本发明的实施例涉及半导体器件结构和用于形成半导体结构的方法。

背景技术

三维集成电路(“3D IC”)包括半导体器件，该半导体器件具有集成(例如，垂直堆叠并和连接)的两层或多层有源电子组件以形成集成电路。3D IC技术包括管芯上管芯堆叠、晶圆上管芯堆叠和晶圆上晶圆堆叠。与它们的二维对应物相比，具有增大的芯片密度的3D IC系统可以表现出高的IR降(例如，电压降)。3D IC系统中的增大的IR降会导致功耗增大和器件性能退化。

发明内容

本发明的实施例提供了一种半导体结构，包括：功率分配网络，包括：第一导线；和第二导线；衬底，包括第一表面，其中，所述第一表面与所述功率分配网络接触；多个后侧通孔，位于所述衬底中并且电耦合至所述第一导线；通孔轨道，形成在所述衬底的第二表面上，其中，所述第二表面位于所述第一表面的相对侧上；第一层间电介质，位于所述通孔轨道上和所述衬底上；第二层间电介质，位于所述第一层间电介质上；第三层间电介质，位于所述第二层间电介质上；第一互连层，位于所述第二层间电介质中；顶部互连层，位于所述第三层电介质中；多个深通孔，位于所述第三层间电介质中并且电耦合至所述通孔轨道，其中，所述多个深通孔连接至所述第一互连层和所述顶部互连层；以及电源输入/输出层，位于所述第三层间电介质上并且与所述顶部互连层接触。

本发明的另一实施例提供了一种半导体结构，包括：功率分配网络，包括：第一导线；和第二导线；衬底，包括第一表面，其中，所述第一表面与所述第一导线接触；多个后侧通孔，位于所述衬底中并且电耦合至所述第一导线；通孔轨道，形成在所述衬底的第二表面上，其中，所述第二表面位于所述第一表面的相对侧上；层间电介质，位于所述衬底上；第一互连层、第二互连层和第三互连层，位于所述层间电介质中并且位于彼此的顶部上；多个互连结构，与所述第一互连层和所述通孔轨道接触；深通孔，位于所述层间电介质中，其中，所述深通孔与所述第一互连层和所述第二互连层接触；多个通孔，形成在所述深通孔之上以及所述第二互连层和所述第三互连层之间；以及电源输入/输出层，位于所述层间电介质上并且与所述第三互连层接触。

本发明的又一实施例提供了一种用于形成半导体结构的方法，包括：在衬底的第一表面上沉积介电层；在所述介电层中形成功率分配网络，其中，形成所述功率分配网络包括：沉积第一导电材料以形成第一导电线，其中，所述第一导电材料与所述衬底的所述第一表面物理接触；和沉积第二导电材料以形成第二导线；在所述衬底中形成多个后侧通孔，其中，所述多个后侧通孔电耦合至所述第一导线；在所述衬底的第二表面上沉积通孔轨道，其中，所述第二表面位于所述第一表面的相对侧上；在所述通孔轨道和所述衬底上沉积第一层间电介质；在所述第一层间电介质上沉积第二层间电介质；在所述第二层间电介质上沉积第三层间电介质；在所述第三层间电介质中形成第一互连层；蚀刻所述第一层间电介质、所述第二层间电介质和所述第三层间电介质以形成开口并且暴露所述第一互连层的部分；在所述开口中沉积导电材料以在所述第一层间电介质、所述第二层间电介质和所述第三层间电介质中形成多个深通孔，其中，所述多个深通孔连接至所述第一互连层并且电耦合至所述通孔轨道；在所述多个深通孔上和所述第三层间电介质中形成顶部互连层，其中，所述顶部互连层与所述多个深通孔接触；以及在所述第三层间电介质上形成与所述顶部互连层接触的电源输入/输出层。

附图说明