[发明专利]碳化硅半导体器件

说明书

一种碳化硅半导体器件包括漂移层、多个第一掺杂区、多个第二掺杂区和金属层。漂移层具有第一导电性以及表面，主动区被定义在表面中。第一掺杂区具有第二导电性，并且规则布置在主动区中。第一掺杂区具有第一最小宽度和第一面积，并且彼此之间以第一最小间距相互隔开。第二掺杂区具有第二导电性，并且规则布置在主动区之中。第二掺杂区具有大于第一最小宽度的第二最小宽度以及大于第一面积的第二面积，且第二掺杂区与第一掺杂区之间以小于第一最小间距的第二最小间距相互隔开。金属层设置在漂移层的表面上，且与漂移层形成肖特基势垒接触。

技术领域

本发明是有关于一种碳化硅半导体器件，特别是有关于一种具有肖特基势垒(Schottky barrier)的碳化硅半导体器件。

背景技术

肖特基势垒二极管(Schottky barrier diodes，SBDs)是利用金属层和掺杂半导体层之间产生的金属-半导体结(metal-semiconductor junction)所形成的二极管，具有两个比传统PiN二极管(PiN diodes)更优异的特性。第一，肖特基势垒二极管的肖特基势垒小于PiN二极管的内建电位(built-in potential)，具有较低的顺向压降。因此，只需要较小的顺向电压即可开启肖特基势垒二极管，并允许电流沿顺向偏压方向流动。第二，肖特基势垒二极管是单载子器件，只有一种载子(通常是电子)参与器件的导通电流；而PiN二极管则有两种载子(电子和空穴)参与器件的导通过程。这使得PiN二极管的反向恢复时间较长，且使PiN二极管在能够阻断反向电压之前，产生较大的反向恢复电流，因此限制了PiN二极管的开关速度并增加了开关损耗。由于硅的能隙较小(1.1eV)，由硅制成的肖特基势垒二极管仅可用于阻断低于300V的电压。采用碳化硅(SiC)制成的肖特基势垒二极管可以承受高达3300V的偏压，并且已有额定电压从650V至1700V的商用化产品且广泛用于电力电子领域。然而，在高反向偏压下，由于施加在半导体-金属界面上的电场所引起的势垒降低效应(barrier lowering effect)，会降低使得肖特基势垒降低，造成单纯的肖特基势垒二极管反向漏电流增加，甚至导致提早崩溃。

为了减少漏电流，目前经常使用例如结势垒肖特基(junction barrierSchottky，JBS)二极管或整并PiN肖特基(merged PiN Schottky，MPS)二极管等结构，来屏蔽反向偏压下施加在势垒结上的电场。其中，肖特基势垒接触形成在两个p型重掺杂(p+)区域之间的n型漂移层的表面上。由于，这些p型重掺杂区和n型漂移层形成的pn结随反向偏压形成空乏区的速度比肖特基势垒接触更快。因此，如果搭配n型漂移层的掺杂浓度和设定的额定电压来适当设计这些p型重掺杂区之间的间距，则可以提供良好的屏蔽。一般而言，如果p型重掺杂区之间的间距越小，在反向偏压下夹止电场(pinch-off)的效果更好，因此可以有效地降低漏电流。但是，p型重掺杂区之间的间距较小时，也会因为结型场效晶体管通道(JFET channel)电阻增加，而提高结势垒肖特基二极管/整并PiN肖特基二极管(JBS/MPS)的整体微分电阻(differential resistance)。

与简单的肖特基二极管相比，结势垒肖特基二极管/整并PiN肖特基二极管的另一个优势，是能够承受较高的顺向浪涌电流(surge currents)。例如，在电源启动的瞬间，可能会产生很高的瞬态顺向涌浪电流(inrush currents)，并且必须将其导走。结势垒肖特基二极管/整并PiN肖特基二极管中在这种状态下，其中的pn结会开始导通並植入少数载子(空穴)，而产生漂移层的电导率调变(conductivity modulation)效应，降低电阻并减少热量的产生，从而避免器件发生热失控(thermal run-away)而失效。