[发明专利]基于FPGA的多路并行归并排序系统

权利要求书

1.一种基于FPGA的多路并行归并排序系统，其特征在于，所述系统包括有：

数据分发模块、迭代控制器、主缓存、读地址产生器和比较仲裁器；

数据分发模块，将未排序的初始数据均匀分布在各个子序列中；

迭代控制器，与所述读地址产生器连接，所述迭代控制器会控制读地址产生器，以将对所有的数据进行一次遍历，完成一次遍历称作一次迭代，每次迭代会对多组子序列比较并产生新序列，并将新序列中的数据存储至预设地址中；

主缓存，分别与所述数据分发模块、所述读地址产生器、所述比较仲裁器连接，用于接收所述读地址产生器的产生的旧序列的数据地址，输出旧序列的内容至所述比较仲裁器参加排序，并接收所述比较仲裁器产生的新序列；

若干读地址产生器，与所述迭代控制器、所述主缓存连接，所述读地址产生器会基于所述比较仲裁器的反馈信号产生旧序列的数据的地址给所述主缓存，再由主缓存将数据输出给所述比较仲裁器；

比较仲裁器，与所述主缓存连接，所述比较仲裁器接收主缓存中的旧序列，进行旧序列比较，并选出最大或者最小值填入大的另一新序列，存回所述主缓存中，最后一次迭代输出完成归并排序。

2.根据权利要求1所述的基于FPGA的多路并行归并排序系统，其特征在于，每次迭代会对多组子序列比较并产生新序列，一组子序列是相邻的多个子序列，它们会一起进行比较，当一组子序列比较完成，会开始下一组子序列的比较，当所有子序列参加完比较后，一次迭代完成，迭代控制器需要记住当前的迭代的状态，控制子序列的大小和地址。

3.根据权利要求1所述的基于FPGA的多路并行归并排序系统，其特征在于，该系统能展开多个核心，同时对多组子序列并行进行排序。

4.根据权利要求1所述的基于FPGA的多路并行归并排序系统，其特征在于，多个读地址产生器可以共用同一个缓存模块的读数据端口。