[发明专利]一种流水线调度方法与装置

说明书

本发明公开了一种流水线调度装置，包括三条物理流水线、两个mix buffer以及总线pipe bus，其中：所述三条物理流水线在逻辑上分割为五条流水线，分别对应报文在芯片中处理的五个阶段：parse、bridge、router、post和egress；所述两个mix buffer，用来对不同业务进行调度之后，再送入对应的逻辑流水线；总线pipe bus上挂接各个流水线单元pipe、mix buffer和pdsrc，用来完成各个流水线单元之间的交互。本发明在流水线处理长度上对各种业务进行了优化，不同业务可以对应不同的处理长度，减少不必要的处理；用pipe bus替代原来在各个流水线成员之间的连接关系，使得流水线各成员之间连接更加灵活，具备很强的可扩展性，可以适应未来的新需求。本发明还提供了相应的流水线调度方法。

技术领域

本发明属于半导体芯片技术领域，更具体地，涉及一种流水线调度方法与装置。

背景技术

NP(network processor,网络处理器)的流水线技术是网络处理器的核心技术，传统的NP流水线往往由芯片的物理流水线长度决定，且长度一般固定大小，与业务类型无关，不能做到灵活的适应业务处理需求，各种业务的转发时延基本相同，处理上的优化主要依靠微码应用开发人员。为应对5G网络海量连接，增强带宽的应用需求，传统分组业务处理流水线越来越复杂，主频设计要求越来越接近半导体物理实现摩尔定律的极限，其架构难以同时满足5G网络中超低延时的要求。

发明内容

针对现有技术的以上缺陷或改进需求，本发明提供了一种流水线调度方法与装置，保证流水线的灵活性的同时，业务处理需要做到低时延。

为实现上述目的，按照本发明的一个方面，提供了一种流水线调度装置，包括三条物理流水线、两个mix buffer以及总线pipe bus，其中：

所述三条物理流水线在逻辑上分割为五条流水线，分别对应报文在芯片中处理的五个阶段：parse、bridge、router、post和egress；

所述两个mix buffer，用来对不同业务进行调度之后，再送入对应的逻辑流水线；

总线pipe bus上挂接各个流水线单元pipe、mix buffer和pdsrc，用来完成各个流水线单元之间的交互。

本发明的一个实施例中，所述总线pipe bus上挂接的pdsrc、mix buffer和pipe，功能分别为：

所述pdsrc用于完成报文进入流水线的包描述符生成，报文描述符由此进入pipe处理；

所述两个mix buffer用于完成报文描述符在各pipe之间的处理指令跳转切换和调度；

所述pipe用于完成具体的报文处理。

本发明的一个实施例中，所述两个mix buffer包括第一mix buffer和第二mixbuffer，其中第一mix buffer包括高、中、低优先级队列，所述第二mix buffer包括高、中、低优先级队列。

本发明的一个实施例中，所述三条物理流水线在逻辑上分割为五条流水线，具体为：

第一物理流水线pipe0分割为parse和post两个逻辑处理流水线；

第二物理流水线pipe1分割为bridge和router两个逻辑处理流水线；

第三物理流水线Pipe2对应egress逻辑理流水线。

按照本发明的另一方面，还提供了一种基于上述流水线调度装置的流水线调度方法，包括：

报文从面板端口进入芯片，进入pdsrc生成报文描述符；

描述符之后进入parse的处理模块，进行报文的分析；