[发明专利]GOA电路、显示面板和显示装置

权利要求书

1.一种驱动电路，其特征在于，所述驱动电路包括多个级联的驱动单元，每个所述驱动单元具体包括上拉控制电路、下拉电路、下拉保持电路、自举电路、放电电路和重置电路，所述上拉控制电路与所述下拉电路、所述下拉保持电路以及所述自举电路连接，所述下拉保持电路还与所述下拉电路连接，所述下拉保持电路、所述自举电路、所述放电电路和所述重置电路均与本级栅极驱动信号输出端连接，所述上拉控制电路还与上一级栅极驱动信号输入端连接：

其中，所述放电电路包括第十二薄膜晶体管和第十四薄膜晶体管，所述第十四薄膜晶体管的栅极与恒压高电平信号输入端连接，源极和漏极分别与第一全局控制信号输入端和所述第十二薄膜晶体管的栅极连接，所述第十二薄膜晶体管的源极和漏极分别与所述第一全局控制信号输入端和所述本级栅极驱动信号输出端连接，其中，当所述第一全局控制信号输入端输入的信号为高电平时，所述第十二薄膜晶体管的栅极的电压大于所述恒压高电平信号输入端的电压，使所述放电电路充分放电。

2.如权利要求1所述的驱动电路，其特征在于，所述上拉控制电路包括第三薄膜晶体管和第一电容，所述第三薄膜晶体管的栅极与所述上一级栅极驱动信号输入端连接，源极和漏极分别与正向扫描直流控制信号输入端、以及所述自举电路连接，所述第一电容的两端分别与恒压低电平信号输入端和所述自举电路连接。

3.如权利要求1所述的驱动电路，其特征在于，所述自举电路包括第六薄膜晶体管和第八薄膜晶体管，所述第六薄膜晶体管的栅极与所述恒压高电平信号输入端连接，源极和漏极分别与所述上拉控制电路和所述第八薄膜晶体管的栅极连接，所述第八薄膜晶体管的源极和漏极分别与本级时钟信号输入端和所述本级栅极驱动信号输出端连接，其中，所述自举电路用于在所述本级时钟信号输入端输入的本级时钟信号为恒压高电平时，控制所述本级栅极驱动信号输出端输出本级栅极驱动信号。

4.如权利要求1所述的驱动电路，其特征在于，所述下拉电路包括第一薄膜晶体管、第二薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管和第九薄膜晶体管，所述第一薄膜晶体管的栅极与所述正向扫描直流控制信号输入端连接，源极和漏极分别与下一级时钟信号输入端和所述第五薄膜晶体管的栅极连接；所述第二薄膜晶体管的栅极与反向扫描直流控制信号输入端连接，源极和漏极分别与上一级时钟信号输入端和所述第五薄膜晶体管的栅极连接；所述第四薄膜晶体管的栅极与下一级栅极驱动信号输入端连接，源极和漏极分别与所述反向扫描直流控制信号输入端和第九薄膜晶体管的栅极连接；所述第五薄膜晶体管的源极和漏极分别与所述恒压高电平信号输入端和所述下拉保持电路连接，所述第九薄膜晶体管的源极和漏极分别与所述恒压低电平信号输入端和所述下拉保持电路连接，其中，所述下拉电路用于在所述下一级时钟信号输入端和所述下一级栅极驱动信号输入端输入的信号均为高电平时，拉低所述本级栅极驱动信号输出端输出的本级栅极驱动信号至恒压低电平。

5.如权利要求1所述的驱动电路，其特征在于，所述下拉保持电路包括第七薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管和第二电容，所述第七薄膜晶体管的栅极与所述下拉电路连接，源极和漏极分别与所述恒压低电平信号输入端和所述上拉控制电路连接；所述第十薄膜晶体管的栅极与所述第一全局控制信号输入端连接，源极和漏极分别与所述恒压低电平信号输入端和所述第七薄膜晶体管的栅极连接；所述第十一薄膜晶体管的栅极与所述第七薄膜晶体管的栅极连接，源极和漏极分别与所述恒压低电平信号输入端和所述本级栅极驱动信号输出端连接，其中，所述下拉保持电路用于在所述本级栅极驱动信号输出端输出的本级栅极驱动信号为恒压低电平时，控制所述本级栅极驱动信号保持所述恒压低电平。

6.如权利要求1所述的驱动电路，其特征在于，所述重置电路包括第十三薄膜晶体管，所述第十三薄膜晶体管的栅极与第二全局控制信号输入端连接，源极和漏极分别与所述恒压低电平信号输入端和所述本级栅极驱动信号输出端连接，其中，所述重置电路用于在所述第二全局控制信号输入端输入的第二全局控制信号为高电平时，将所述本级栅极驱动信号输出端输出的本级栅极驱动信号拉低至恒压低电平。