[发明专利]一种基于PMOS的上拉与下拉滤波电路

说明书

本发明属于模拟集成电路领域，分别提供一种基于PMOS的上拉与下拉滤波电路，该电路适用于低功耗，同时存在电位抖动的上拉与下拉电路。具体涉及以下内容：利用截止的PMOS管的亚阈值电流和PN结反向电流对输入端进行充放电，实现滤波的功能。采用多级串联的PMOS管对输入端进行充放电，以增大充放电时间；利用宽长比小于1的PMOS管对输入端进行充放电，减小亚阈值电流，进而增大充放电时间；在下拉电路中，将PMOS管衬底连入输入端，利用反向的PN结电流对输入端进行放电，使PMOS具有下拉功能；增大整形电路中第一级反相器的宽长比，加长反相器的翻转时间。本发明的优点在于，能够在节省资源，降低功耗的基础上，使上拉与下拉电路具有强大的滤波能力。

技术领域

本发明属于模拟集成电路技术领域，具体分别涉及一种基于PMOS的上拉与下拉滤波电路。

背景技术

上拉就是通过一个电阻将不确定或处于高阻的信号钳位在高电平，电阻同时起限流作用。下拉同理，也是通过一个电阻将不确定的信号通过一个电阻钳位在低电平。

在上拉电阻所连接的导线上，如果外部组件无信号输入，上拉电阻则将输入电压信号“拉高”。当外部组件未连接时，对输入端来说，外部“看上去”就是高阻抗的。这时，通过上拉电阻可以将输入端口处的电压拉高到高电平。如果外部组件启用，它将取消上拉电阻所设置的高电平。通过这样，上拉电阻可以使引脚即使在未连接外部组件的时候也能保持确定的逻辑电平。下拉同理，也是当输入端无信号输入时，将输入端拉至低电位。

上拉电阻的缺点是当电流流经其时，将消耗额外的能量。如果仅仅为了减小上拉电阻而带来的额外的能量消耗，那就需要一个非常大的电阻。但是，对于集成电路，利用电阻做上拉或者下拉电路时，由于版图面积的要求，电路的电阻不能做的太大，如果电阻太小，也难以满足集成电路对低功耗的要求。同时，在实际电路中，由于输入器件本身的原因会带入很严重的机械抖动，这对于后面电路的信息采集是极不准确的。传统的利用时钟计数的方案去消除机械抖动是对于逻辑资源的耗费非常大。

针对上述问题，本发明对传统的上拉与下拉电路以及传统的PMOS应用场景进行优化与改进。优点在于，能够在节省资源，降低功耗的基础上，使上拉下拉电路具有强大的滤波能力。

发明内容

本发明的目的在于针对现有技术的缺陷，分别提供一种基于PMOS的上拉与下拉滤波电路，在降低功耗与最大可能节省逻辑资源的同时，使上拉与下拉电路具有更强大的滤波能力。

本发明提供一种基于PMOS管的上拉滤波电路；所述的基于PMOS管的上拉滤波电路包括2个PMOS管、一个输入端、一个整形电路、一个输出端、一个电源端口VDD。其中，2个PMOS管分别为第一PMOS管M1、第二PMOS管M2，整形电路为I1。

上拉电路中，所述的第一PMOS的源端接VDD，第一PMOS管衬底接VDD，第一PMOS管的漏端分别与第二PMOS管的源端和衬底相连，第二PMOS管的漏端与输入端相连，同时连接整形电路的输入端，第一PMOS管与第二PMOS的栅端都连接VDD，最基本的整形电路可以用两个简单的反相器构成。

对于下拉电路，可同样利用截至的PMOS管对输入点进行放电。本发明提供一种基于PMOS管的下拉滤波电路，所述的基于PMOS管的上拉滤波电路包括1个PMOS管、一个输入端、一个整形电路、一个输出端、一个0电位GND接口、一个电源端口VDD。其中，PMOS管为M3、整形电路为I3，负载为I4。

下拉电路中，所述PMOS的源端接输入端，同时连接整形电路的输入端，PMOS管的漏端与GND相连，PMOS管栅端连接VDD，PMOS的衬底也接入输入端，最基本的整形电路可以用两个简单的反相器构成。