[发明专利]一种多通道并行测试校准方法

权利要求书

1.一种多通道并行测试校准方法，其特征在于步骤包括信号分配和系统校准，所述信号分配包括信号分配及校准子卡选择高稳定度、低相噪恒温晶振作为时钟源，产生系统所需的100MHz参考时钟，经过高品质时钟驱动器分配输出；经分配而来的工作时钟，经过时钟驱动器至少输出20路送给测试模块；系统控制模块将控制命令与参考时钟同步后输出给信号分配子卡，由信号分配子卡驱动20路分别送给各测试模块；所述系统校准分为三部分：一是统控制板及背板校准；二是模块时钟、触发信号校准；三是模块通道校准。

2.根据权利要求1所述的一种多通道并行测试校准方法，其特征在于所述经过高品质时钟驱动器分配输出具体为其中1路用于分频产生测试模块所需的工作时钟，1路送给系统控制模块，20路送给测试模块。

3.根据权利要求1所述的一种多通道并行测试校准方法，其特征在于所述统控制板及背板校准，校准的信号包括系统时钟、校准信号、触发信号。

4.根据权利要求1所述的一种多通道并行测试校准方法，其特征在于所述模块时钟、触发信号校准，时钟、触发信号经过分配后，经板间连接器送到各模块，必定会带来延时误差，对不同组的时钟增加测试点，通过高采样率示波器对信号采集，得到不同信号间的延时误差，控制延时单元进行调整，实现同步校准。

5.根据权利要求1所述的一种多通道并行测试校准方法，其特征在于所述模块通道校准，由模块内部自动完成，包括三个阶段：采集通路校准、发送通路校准和DIB延时校准。

6.根据权利要求1所述的一种多通道并行测试校准方法，其特征在于设计将所有子卡驱动分配后的时钟信号都引至子卡测试板SMP连接器座，借助多通道示波器测量出通道间信号偏差，然后利用测试板FPGA控制延迟芯片对路径短延迟小的通道增加延迟，实现各通道延迟近似相同。

7.根据权利要求1所述的一种多通道并行测试校准方法，其特征在于设计信号分配及校准子卡测试板，包含控制信号同步输出功能块，控制信号同步检测功能块、时钟信号输入测量功能块和时钟信号同步控制功能块，测试板上FPGA使用来自子卡的1路参考时钟将三类控制信号同步后输出，三类控制信号进入子卡经多通道分配驱动后，再次进入测试板的FPGA，所述FPGA通过检测逻辑可以判断20路控制信号的同步一致性是否满足指标要求，利用示波器可以测量进入子卡测试板的多通道时钟同步偏差，然后通过时钟信号控制器输入合适参数，调节延迟芯片NB6L295的延迟时间，实现时钟信号同步一致性要求。