[发明专利]基于卷积循环自动编码器的并行信号处理装置和方法在审

专利信息
申请号: 202010673055.4 申请日: 2020-07-14
公开(公告)号: CN111835366A 公开(公告)日: 2020-10-27
发明(设计)人: 邹卫文;邹秀婷;徐绍夫 申请(专利权)人: 上海交通大学
主分类号: H03M13/27 分类号: H03M13/27;G06N3/04
代理公司: 上海恒慧知识产权代理事务所(特殊普通合伙) 31317 代理人: 张宁展
地址: 200240 *** 国省代码: 上海;31
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摘要:
搜索关键词: 基于 卷积 循环 自动 编码器 并行 信号 处理 装置 方法
【权利要求书】:

1.一种基于卷积循环自动编码器的并行信号处理装置,其特征在于:装置包括并行信号处理器模块(1)、数字信号处理器模块(2)和卷积循环自动编码器模块(3),所述并行信号处理器模块(1)的多路输出端连接所述数字信号处理器(2)的多路输入端;所述数字信号处理器(2)的输出端连接所述卷积循环自动编码器(3)的输入端;

所述并行信号处理器模块(1)包括多个结构相同但物理长度不同的并行处理通道,使得多个所述并行处理通道相互之间存在失配,并以此使得所述并行信号处理器模块(1)的输出端向所述数字信号处理模块(2)单向输出交织后失真的多路并行信号;

所述数字信号处理器模块(2)对所述并行信号处理器模块(1)输出的多路并行信号进行交织和分段操作,并将获得的失真信号传输给所述卷积循环自动编码器模块(3);

所述卷积循环自动编码器模块(3)包括卷积神经网络、循环神经网络和自动编码器;其中,卷积神经网络用于提取数据中的高维特征;具有记忆功能的循环神经网络用于处理数据中的时序关系;自动编码器利用编码解码结构提取数据中的关键特征。

2.根据权利要求1所述的并行信号处理装置,其特征在于:一类信号输入两种不同程度失配下的所述并行信号处理器模块(1)后多路并行输出进入所述数字信号处理器模块(2)进行交织分段,得到两种不同程度失真的信号;将所述失真信号训练所述卷积循环自动编码器(3);所述卷积循环自动编码器模块(3)学习到所述并行信号处理器模块(1)的固有缺陷也即通道失配,并将失真信号映射为无通道失配下所述并行信号处理器模块(1)输出的无失真信号,以获得高质量重构信号。

3.根据权利要求1或2所述的并行信号处理装置,其特征在于:当所述并行信号处理器模块(1)的各个并行通道之间存在失配时,训练后的所述卷积循环自动编码器模块(3)对经所述数字信号处理器模块(2)交织分段后的所述并行信号处理器模块(1)输出的失真信号纠正,获得高质量的重构信号。

4.根据权利要求1所述的并行信号处理装置,其特征在于:所述并行信号处理器模块(1)为能够实现对单路信号并行处理的硬件架构。

5.根据权利要求1所述的并行信号处理装置,其特征在于:所述数字信号处理器模块器(2)为FPGA或DSP。

6.采用权利要求1-5任一项所述并行信号处理装置实现并行信号处理的方法,其特征在于:方法包括如下步骤:

①训练阶段:

信号输入所述并行信号处理器模块(1)后转化为多路并行输出,多路并行输出进入所述数字信号处理器模块(2)中进行交织和分段操作;

当所述并行信号处理器模块(1)的各个并行通道之间处于无失配以及两种不同程度失配状态时,将多组某类信号输入所述并行信号处理器模块(1),获得多组无失真的以及两种不同程度失真的信号;

将无失真的信号均作为两种不同程度失真信号的网络参考,构建所述卷积循环自动编码器模块(3)的训练集;

利用优化算法对所述卷积循环自动编码器模块(3)进行训练,使所述卷积循环自动编码器模块(3)从训练集中学习所述并行信号处理模块(1)的固有特征,实现失真和无失真的信号之间的函数映射,网络输出高质量的重构信号;

②应用阶段:

任意类型信号输入所述的并行信号处理器模块(1),当所述的并行信号处理器模块(1)的各个并行通道之间的物理长度不一致时,系统的多路并行输出之间存在失配;多路并行输出在所述的数字信号处理器模块(2)中交织和分段后得到失真信号,失真信号输入训练阶段训练好的所述的卷积循环自动编码器模块(3),得到高质量的重构信号。

7.根据权利要求6所述的方法,其特征在于:用两种不同程度失真的一类信号训练后,卷积循环自动编码器模块(3)能够实现对多种程度失真的多类信号失真校正。

8.根据权利要求6或7所述的方法,其特征在于:所述优化算法为梯度下降算法,以最小化网络输出和网络参考之间的误差,从而使得卷积循环自动编码器模块(3)能够将网络输入映射为网络参考,也即实现将失真信号映射为无失真信号。

9.根据权利要求6所述的方法,其特征在于:所述并行信号处理器模块(1)借助工具自动采集系统的多路输出。

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