[发明专利]一种延时电路、方法、防止信号误触发电路和集成电路

权利要求书

1.一种延时电路，其特征在于，包括：上升沿延时电路和下降沿延时电路；其中，所述上升沿延时电路采用组合逻辑电路，用于对输入信号的上升沿进行延时；所述下降沿延时电路采用组合逻辑电路，用于对输入信号的下降沿进行延时；其中，所述上升沿延时电路包括：第一与非门、第二与非门、第三上升沿延时用非门、第四与非门、第五与非门、第六上升沿延时用非门、第七与非门、第八与非门、第九上升沿延时用非门；其中，

所述第一与非门的第一输入端接输入信号，第一与非门的输出连接到第三上升沿延时用非门的输入端和第二与非门的第一输入端，第三上升沿延时用非门的输出连接到第四与非门的第一输入端，第四与非门的输出连接到第六上升沿延时用非门的输入端和第五与非门的第一输入端；第五与非门的输出连接到第二与非门的第二输入端和第四与非门的第二输入端，第六上升沿延时用非门的输出连接到第七与非门的第一输入端，第七与非门的输出连接到第九上升沿延时用非门的输入端和第八与非门的第一输入端，第八与非门的输出连接到第五与非门的第二输入端和第七与非门的第二输入端，时钟信号(CLK)连接到第八与非门的第二输入端，第九上升沿延时用非门的输出连接到电路最终输出端。

2.根据权利要求1所述的延时电路，其特征在于，所述下降沿延时电路包括：第一或非门、第二或非门、第三下降沿延时用非门、第四或非门、第五或非门、第六下降沿延时用非门、第七或非门、第八或非门、第九下降沿延时用非门；其中，

所述第一或非门的第一输入端接输入信号，第一或非门的输出连接到第三下降沿延时用非门的输入端和第二或非门的第一输入端，第三下降沿延时用非门的输出连接到第四或非门的第一输入端，第四或非门的输出连接到第六下降沿延时用非门的输入端和第五或非门的第一输入端；第五或非门的输出连接到第二或非门的第二输入端和第四或非门的第二输入端，第六下降沿延时用非门的输出连接到第七或非门的第一输入端，第七或非门的输出连接到第九下降沿延时用非门的输入端和第八或非门的第一输入端，第八或非门的输出连接到第五或非门的第二输入端和第七或非门的第二输入端，时钟信号(CLK)连接到第八或非门的第二输入端，第九下降沿延时用非门的输出连接到电路最终输出端。

3.根据权利要求1所述的延时电路，其特征在于，所述上升沿延时电路中第五与非门的输出不经过任何其它逻辑门，直接连接到第四与非门的第二输入端，然后，第二与非门和第四与非门的第二输入端再相连；所述上升沿延时电路中第八与非门的输出不经过任何其它逻辑门，直接连接到第七与非门的第二输入端，然后，第五与非门和第七与非门的相应的第二输入端再相连。

4.根据权利要求2所述的延时电路，其特征在于，所述下降沿延时电路中第五或非门的输出不经过任何其它逻辑门，直接连接到第四或非门的第二输入端，然后，第二或非门和第四或非门的第二输入端再相连；所述下降沿延时电路中第八或非门的输出不经过任何其它逻辑门，直接连接到第七或非门的第二输入端，然后，第五或非门和第七或非门的第二输入端再相连。

5.一种延时方法，其特征在于，包括：

通过基于权利要求2-4所述的延时电路包含的上升沿延时电路对输入信号的上升沿进行延时，过程如下：

当输入信号IN为0时，第一与非门无需判断第二与非门的输出V2的状态，第一与非门的输出V1直接为1，第三上升沿延时用非门的输出V3随即变为0；第四与非门无需判断第五与非门的输出V5的状态，第四与非门的输出V4直接为1；第六上升沿延时用非门的输出V6随即变为0；第七与非门无需判断第八与非门的输出V8的状态，第七与非门的输出V7直接为1，第九上升沿延时用非门的输出即电路最终输出端OUT的输出变为0；

当输入信号IN由0变1之后，控制时钟信号变成0，则第一与非门的输出V1由1变成0；第一与非门的输出V1变成0后，第三上升沿延时用非门的输出V3变成1，控制时钟信号变成1，则第四与非门的输出V4由1变成0；第四与非门的输出V4变成0后，第六上升沿延时用非门的输出V6变成1，控制时钟信号再次变成0，则第七与非门的输出V7由1变成0；第七与非门的输出V7变成0后，则电路最终输出端OUT的输出变为1。