[发明专利]用于监控外延工艺对晶体管性能影响的测试结构及方法

说明书

本申请提供一种用于监控外延工艺对晶体管性能影响的测试结构及方法，该测试结构包括晶体管测试区和密度控制区；密度控制区设有多个有源区密度相同的基本单元，能通过设置不同数量比例的P型单元和N型单元，实现对测试结构中目标外延层密度的控制；晶体管测试区设有若干个目标基本单元，且通过测试线路并联每个目标基本单元中的一个晶体管，用于测量评估晶体管的性能；其中，基本单元至少包括一个晶体管，目标基本单元是指P型单元和N型单元中的其中一种类型的基本单元，且目标基本单元的晶体管采用了分子外延工艺；有源区密度是指基本单元中有源区的面积占比；目标外延层的密度是指目标基本单元的外延层在电路版图中的面积占比。

技术领域

本申请涉及半导体设计和制造技术领域，特别涉及一种用于监控外延工艺对晶体管性能影响的测试结构及方法。

背景技术

随着半导体器件尺寸日益减小，分子外延技术已经成为28nm及其以下节点的半导体制造中最为关键的工艺之一。，比如用于P-MOS的SiGe分子外延技术。分子外延工艺上通过在源漏端嵌入硅外延层来产生沟道所需的应力类型，从而大幅提升晶体管的性能。由于硅外延技术在先进工艺中具有极高的重要性，故从电性角度监控硅外延工艺对晶体管性能的影响对于一个成熟的半导体制造厂是必不可少的一部分。

硅外延层在电路版图中的面积占比是影响外延层的生长质量（外延工艺中各层的厚度，掺杂浓度，晶格缺陷等）的一个非常重要的因素，即外延层的密度是影响晶体管性能的一个关键因子；但是，目前尚未有相关的测试结构。

发明内容

为解决上述技术问题，本申请第一方面公开了一种用于监控外延工艺对晶体管性能影响的测试结构，测试结构包括晶体管测试区和密度控制区；

密度控制区设有多个有源区密度相同的基本单元，能通过设置不同数量比例的P型单元和N型单元，实现对测试结构中目标外延层密度的控制；

晶体管测试区设有若干个目标基本单元，且通过测试线路并联每个目标基本单元中的一个晶体管，用于测量评估晶体管的性能；

其中，每个基本单元均至少包括一个晶体管，P型单元为晶体管为P沟MOS晶体管的基本单元，N型单元为晶体管为N沟MOS晶体管的基本单元；所述目标基本单元是指P型单元和N型单元中的其中一种类型的基本单元，且目标基本单元的晶体管采用了分子外延工艺;有源区密度为基本单元中有源区的面积占比；目标外延层的密度为目标基本单元的外延层在电路版图中的面积占比。

进一步地，测试结构中所有基本单元的有源区密度相同。

进一步地，测试结构的尺寸大小为30um×30um~200um×200um。

进一步地，晶体管测试区中的目标基本单元数量为2-36个。

进一步地，测试线路包括源端测量信号线、漏端测量信号线和栅端测量信号线；

在晶体管测试区，每个目标基本单元中取一个晶体管并联连接：每个用于并联的晶体管的源端均与源端测量信号线连接，每个用于并联的晶体管的漏端均与漏端测量信号线连接，每个用于并联的晶体管的栅端均与栅端测量信号线连接。

本申请第二方面提供一种监控外延工艺对晶体管性能影响的方法，利用上述测试结构实现，包括下述步骤：

根据要监控的目标外延层的密度范围，取多个目标外延层密度值，并为每个目标外延层密度值设置一个测试结构组，使测试结构组中测试结构的目标外延层密度为对应的目标外延层密度值；其中，每个测试结构组中至少包括一个测试结构；

利用每个测试结构组中测试结构测量晶体管的电性参数，获得测试结构组对应的晶体管电性参数值集合；

根据测试结构组对应的晶体管电性参数值集合和要监控的目标外延层密度范围评估外延工艺对晶体管性能的影响。