[发明专利]用于分形智能处理器的控制系统、方法及电子设备

权利要求书

1.一种用于分形智能处理器的控制系统，其特征在于，所述分形智能处理器的每一层分形计算子单元包括所述控制系统，所述控制系统控制所述分形智能处理器根据分形可重配指令集执行分形运算，所述控制系统包括：

降级模块，用于对所述串行分解子指令进行降级，将上一层分形计算子单元对当前层分形计算子单元下发的所述串行分解子指令修改为当前层分形计算子单元对下一层分形计算子单元下发的串行分解子指令；

分解器，包括通用处理单元、第一状态栈及第二状态栈，其中，第一状态栈及第二状态栈用于保存所述通用处理单元的执行状态；

所述通用处理单元用于在访问所述第一状态栈时，根据控制代码对所述分形可重配指令集进行串行分解，得到串行分解子指令；在访问所述第二状态栈时，根据所述控制代码对降级后的串行分解子指令并行分解，得到满足所述分形智能处理器中所有分形计算子单元并发运行的并发度要求的并行分解子指令。

2.根据权利要求1所述的控制系统，其特征在于，在所述第二状态栈不为空时，所述通用处理单元根据所述控制代码对降级后的串行分解子指令并行分解。

3.根据权利要求1所述的控制系统，其特征在于，在所述第二状态栈为空时，所述通用处理单元根据所述控制代码对所述分形可重配指令集进行串行分解。

4.根据权利1所述的控制系统，其特征在于，所述分解器还包括记录模块，用于在每一次串行分解之前，替换所述分形可重配指令集中的间接指令域的值。

5.根据权利1所述的控制系统，其特征在于，所述降级模块包括分配单元、DMA及替换单元；

所述分配单元用于为所述串行分解子指令中位于外部存储器的操作数分配本地存储空间；

所述DMA用于在所述串行分解子指令执行前，将所述分形运算所需的数据从本地存储器写入所述分形计算子单元；

所述替换单元用于将所述串行分解子指令对应的操作数替换为本地备份操作数。

6.根据权利要求5所述的控制系统，其特征在于，所述DMA还用于在所述串行分解子指令执行后，将所述数据从所述分形计算子单元写出至所述本地存储器。

7.根据权利要求1所述的控制系统，其特征在于，所述控制系统还包括第一指令队列暂存单元；其中，

所述第一指令队列暂存单元用于暂存所述分形可重配指令集。

8.根据权利要求1所述的控制系统，其特征在于，所述控制系统还包括第二指令队列暂存单元；其中，所述第二指令队列暂存单元用于暂存所述串行分解子指令。

9.根据权利要求1所述的控制系统，其特征在于，所述控制系统还包括多路选通模块，用于切换所述通用处理单元目前访问的状态栈。

10.根据权利要求1所述的控制系统，其特征在于，所述分解器包括存储器；其中，所述存储器用于存储所述分形可重配指令集对应的所述控制代码。

11.一种用于分形智能处理器的控制方法，其特征在于，通过所述控制方法控制分形智能处理器根据分形可重配指令集执行分形运算，所述控制方法包括：

对所述串行分解子指令进行降级，将上一层分形计算子单元对当前层分形计算子单元下发的所述串行分解子指令修改为当前层分形计算子单元对下一层分形计算子单元下发的串行分解子指令；

将通用处理单元切换至访问第一状态栈，使得所述通用处理单元根据控制代码对分形可重配指令集进行串行分解，得到串行分解子指令；

将所述通用处理单元切换至访问第二状态栈，使得所述通用处理单元根据所述控制代码对降级后的串行分解子指令并行分解，得到满足所述分形智能处理器中所有分形计算子单元并发运行的并发度要求的并行分解子指令，以使所述分形计算子单元根据所述并行分解子指令执行分形运算。