[发明专利]栅极环绕结构的鳍式晶体管及其制造方法

说明书

本发明涉及栅极环绕结构的鳍式晶体管的制造方法，涉及半导体集成电路制造技术，形成的栅极结构中的靠近漏极一侧的栅介质层的厚度大于靠近源极一侧的栅介质层的厚度，而使靠近漏极一侧的栅介质层和靠近源极一侧的栅介质层所覆盖的沟道区分别为第一阈值电压区和第二阈值电压区，且第一阈值电压区的第一阈值电压大于第二阈值电压区的第二阈值电压，在半导体器件导通时，第一阈值电压区的反型电流小于第二阈值电压区的反型电流，从而使第一阈值电压区在功能上类似于LDMOS中的漂移区，而在不需要改变沟道区掺杂条件下提高器件的耐压。

技术领域

本发明涉及半导体集成电路制造技术，尤其涉及一种栅极环绕结构的鳍式晶体管。

背景技术

在半导体集成电路领域，高漏极电压器件即高耐压半导体器件被广泛应用，如显示驱动器件、电源IC控制器以及微波和射频功率放大器等设备中均需用到高耐压半导体器件，所以如何提高半导体器件的耐压能力非常重要。

如图1所示，是现有MOSFET的结构示意图，以NMOS管为例，包括：形成于半导体衬底如硅衬底1表面的P型掺杂区如P阱2，半导体衬底1通常为P+掺杂；形成于P阱2上的栅极结构，其包括由栅介质层如栅氧化层3和多晶硅栅4叠加而成的结构；以及形成在所述栅极结构两侧的P阱2中的N+掺杂的源区5和漏区6。其中，被栅极结构所覆盖的所述P阱2的表面用于形成连接源区5和漏区6的沟道。图1所示的现有MOSFET的耐压能力较差，通常用于低压应用中。

为了提高器件的耐压能力，现有方法是在图1所示的半导体器件的基础上在靠近漏区端增加漂移区，通常采用图2所示的LDMOS结构。如图2所示，是现有LDMOS的结构示意图；以N型器件为例，现有LDMOS包括：形成于半导体衬底如硅衬底201中的N阱207；形成于N阱207中的P阱202；形成于N阱207上的栅极结构，其包括由栅介质层如栅氧化层203和多晶硅栅204叠加而成的结构；形成在所述栅极结构第一侧的P阱202中的N+掺杂的源区205，形成在所述栅极结构第二侧的N阱207中的N+掺杂的漏区206；形成在P阱202中的由P+区组成的体引出区208。其中，沟道区由被栅极结构所覆盖的所述P阱202的表面用于形成沟道，漂移区由位于所述沟道区和所述漏区206之间的所述N阱207组成。在所述漏区206加高电压时，所述漂移区会产生耗尽从而能承受高压。所以，相对图1所示的结构，图2所示的LDMOS相当于在沟道区中靠近漏区端插入了一个漂移区，通过漂移区的设置而实现耐压能力的提升。

如图1和图2所示的器件均为平面性器件，随着半导体技术的不断发展，如图1和同样2所示的平面性器件已经不能满足人们对高性能器件的需求。FinFET(Fin Field-EffectTransistor，鳍式场效应晶体管)应运而生，其是一种立体型器件，相对于平面式晶体管，鳍式场效应晶体管(FinFET)具有立体式沟道结构，故具有更好的导通电流和关断电流特性，也能改善短沟道效应(SCE)。鳍式晶体管通常包括鳍体，鳍体由形成于半导体衬底上的纳米条或纳米片组成。同一半导体衬底上的鳍体平行排列且各鳍体之间隔离有介质层。栅极结构覆盖在部分长度的鳍体的顶部表面和侧面，被栅极结构覆盖的鳍体的表面用于形成沟道，也即在鳍体的顶部表面和两个侧面都具有沟道。通常栅极结构包括叠加而成的栅介质层和栅导电材料层。源区和漏区形成在栅极结构两侧的鳍体中。

随着半导体技术的进一步发展及市场需求，器件尺寸不断缩小。5nm工艺节点以下时，鳍式场效应晶体管会应用采用了纳米线(nanowire)或纳米片(nanosheet)的栅极环绕(Gate-All-Around，GAA)结构，其可进一步改善短沟道效应(SCE)。请参阅图3，图3为栅极环绕结构的示意图，如图3所示，栅极环绕结构包括形成于半导体衬底上的鳍体110上的线体144。半导体器件的沟道区形成在线体144中，在沟道区即线体144的周侧形成有栅介质层122。在栅介质层122的周侧及栅介质层122与半导体衬底之间形成有功函数层133。GAA结构可有效改善器件的短沟道效应(SCE)。