[发明专利]一种基于DSP的高效的DDR测试方法

权利要求书

1.一种基于DSP的高效的DDR测试方法，包括处理器模块、内存控制器模块、内存模块和显示模块，内存控制器模块、内存模块和显示模块均与处理器模块电性连接，其特征在于：包括以下步骤：

S1、将待测试DDR内存地址区域设置成不可cache区域；

S2、将测试激励缓存和对比缓存地址区域设置成可cache区域；

S3、使能L1P cache、L1D cache、L2 cache，使能程序和数据预取指操作；

S4、测试代码在每核的片内内存中运行；

S5、处理器模块通过程序产生256K字节的随机数序列，存入测试激励缓存中，所述随机数序列即通过常规算法产生的伪随机数序列，并通过cache指令将cache中的数据回写入测试激励缓存物理地址中；

S6、将待测试DDR内存平均分成连续8段，编号为待测试DDR内存块1至待测试DDR内存块8；处理器模块的8核核号为核1至核8，核1用于测试待测试DDR内存块1，核2用于测试待测试DDR内存块2至核8用于测试待测试DDR内存块8；

S7、DDR的写测试；

S8、DDR的读测试和数据校验；

S9、将测试结果通过显示模块输出，显示所有内存块的所有内存页的测试状态；

S10、采用最大跳变序列进行上述S5-S9步测试，所述最大跳变序列是指产生一个DDR控制器外挂的DDR内存宽度的随机数A，作为第一个测试数据，将该随机数A按位取反，得到取反数A’，作为第二个测试数据，重复产生随机数和随机数按位取反的数，直到产生256K字节测试激励数据，即所有测试数据按DDR内存控制器外挂的DDR内存数据位宽度为数据宽度，在DDR内存中按地址数据依次为AA’BB’至ZZ’，即第一个随机数，第一个随机数取反，第二个随机数，第二个随机数取反，第n个随机数，第n个随机数取反；

S11、重复上述S5-S10步骤，直到测试出错退出或达到指定测试数量后退出或手动退出。

2.根据权利要求1所述的一种基于DSP的高效的DDR测试方法，其特征在于：所述处理器模块为8核DSP处理器，内存控制器模块为处理器模块的内存控制器，所述内存模块为处理器模块内存控制器外挂的DDR内存，所述显示模块用于显示测试结果为调试串口通过通用调试串口软件、调试网口通过通用调试网口软件、仿真器通过仿真器软件中的一种或多种，实现测试结果输出显示。

3.根据权利要求1所述的一种基于DSP的高效的DDR测试方法，其特征在于：所述测试激励缓存用于存储测试激励数据，对比缓存用于存储对比数据，在有高速片内内存的DSP芯片中，测试激励缓存和对比缓存需设置到片内高速内存中，若无片内高速内存，则设置到外部DDR中，所述测试激励缓存和对比缓存物理地址需以8字节对齐。

4.根据权利要求1所述的一种基于DSP的高效的DDR测试方法，其特征在于：所述步骤S6中每个DDR内存块按128K字节连续地址分成若干个页，即从该内存块的第1字节开始的连续128K字节内存为该块DDR内存页1，从该内存块的第1+128k*(N-1)字节开始的连续128K字节内存为该块DDR内存页N。

5.根据权利要求1所述的一种基于DSP的高效的DDR测试方法，其特征在于：所述步骤S7中待测试DDR内存块1测试时，使用处理器模块核1通过EDMA的通道1进行数据搬移，第1次搬移时从测试激励数据中的第1字节开始搬移数据，搬移128K字节数据到待测试DDR内存块1的内存页1，搬移完成后，第N次搬移时，继续从测试激励数据中的第1+8*(N-1)字节开始搬移数据，搬移128K字节数据到待测试DDR内存块1的内存页N；一直重复上述操作，直到该待测试DDR内存块1完全被测试完毕。