[发明专利]一种集成于FPGA的配置数据解密电路及FPGA

说明书

本发明公开了一种集成于FPGA的配置数据解密电路及FPGA，该配置数据解密电路包括：接收模块，用于接收第一加密配置数据以及解密密钥；数据接收FIFO模块，用于将第一加密配置数据分发至AES解密模块，将解密密钥分发至配置模块；配置模块，用于将解密密钥发送至非易失型存储模块中进行存储；AES解密模块，用于从非易失型存储模块中获取解密密钥；根据解密密钥，将第一加密配置数据解密为第一明文配置数据；解密数据FIFO模块，用于将第一明文配置数据切割为与配置模块匹配的格式；配置模块，还用于根据切割后的第一明文配置数据执行配置操作。本发明可以降低FPGA的数据安全隐患。

技术领域

本发明属于FPGA(Field-Programmable Gate Array，现场可编程门阵列)技术领域，具体涉及一种集成于FPGA的配置数据解密电路及FPGA。

背景技术

FPGA通过接收配置数据，在芯片内部对配置数据进行一系列解析处理，从而将配置数据写入指定的配置信息存储器中，配置信息存储器中的数据控制FPGA功能的实现。为了避免配置数据的内容被非法获取，有必要对配置数据进行加密处理。相应的，需要对加密后的配置数据进行解密，这样才能被FPGA使用。

相关技术中，对加密后的配置数据进行解密所采用的一种电路结构如图1所示，在FPGA外部设置一个数据存储器和一个解密电路；该数据存储器存储加密配置数据；该解密电路从数据存储器中获取加密配置数据，并对加密配置数据进行解密，最终将解密后的配置数据发送至FPGA中。该方案中，解密后的配置数据有可能在解密电路与FPGA之间的传输通路上被截获，存在数据安全隐患。

相关技术中，还有另一种对加密后的配置数据进行解密的电路结构，如图2所示，外部存储器中存储加密配置数据，FPGA内部设有配置控制器、解密密码存储器以及配置信息存储器。其中，配置控制器中设有解密模块和JTAG(Joint Test Action Group，联合测试工作组)控制器，解密模块从解密密码存储器中获取解密密钥，并对从外部存储器中获取的加密配置数据进行解密；JTAG控制器则用于从解密模块中获取解密后的配置数据，并根据所获取的配置数据生成配置信息发送到配置信息存储器中实现具体的配置操作。该方案中，解密密钥在解密密码存储器被制造时已固化到该解密密码存储器中，故一旦解密密钥被非法获知，数据安全隐患也将随之产生。

发明内容

为了降低FPGA的数据安全隐患，本发明提供了一种集成于FPGA的配置数据解密电路及FPGA。

本发明要解决的技术问题通过以下技术方案实现：

第一方面，本发明提供了一种集成于FPGA的配置数据解密电路，包括：接收模块、数据接收FIFO模块、非易失型存储模块、AES解密模块、解密数据FIFO模块以及配置模块；其中，

所述接收模块，用于分别接收第一加密配置数据以及解密密钥；所述解密密钥为根据原始密钥利用AES算法所生成的密钥；

所述数据接收FIFO模块，用于按照AES算法要求的格式将所述第一加密配置数据分发至所述AES解密模块，将所述解密密钥分发至所述配置模块；

所述配置模块，用于将收到的所述解密密钥发送至所述非易失型存储模块中进行存储；

所述AES解密模块，用于从所述非易失型存储模块中获取所述解密密钥；根据所述解密密钥，将收到的所述第一加密配置数据解密为第一明文配置数据；

所述解密数据FIFO模块，用于将所述第一明文配置数据切割为与所述配置模块匹配的格式；

所述配置模块，还用于根据切割后的所述第一明文配置数据执行配置操作。

可选地，所述接收模块，还用于接收第二加密配置数据；所述第二加密配置数据与所述第一加密配置数据分别应用于所述FPGA的不同配置模式；