[发明专利]指令执行方法及指令执行装置

说明书

本发明公开一种指令执行方法及指令执行装置，该指令执行方法包含：将宏指令至少翻译为第一微指令及一第二微指令，并且为该第一微指令标识第一绑定信息，为该第二微指令标识一第二绑定信息；以及依据该第一绑定信息及该第二绑定信息同时执行该第一微指令及该第二微指令的退出操作；其中，该第一微指令及该第二微指令在微指令存储空间中相邻。

技术领域

本发明涉及一种指令执行的机制，特别涉及一种针对具有原子性(atomicity)的微指令的指令执行方法及指令执行装置。

背景技术

一般而言，处理器的执行单元(execution unit)的数据总线(data bus)位宽(bitwidth)为固定的位数，例如为128位，即，仅能运算数据位宽(data width)最多为128位的数据。然而，随着科技的发展，尤其是在需要大量处理浮点(floating point)指令或向量(vector)指令的领域，处理器需要处理的数据的位宽越来越大，且指令也越来越复杂，可能需要能够支持更多位数数据的处理，例如处理位宽为256位甚至512位的数据。

因此，如何基于目前处理器的架构，有效地扩展能够处理的指令类型，并可支持需要以较多位呈现的输出结果，已成为本领域需解决的问题之一。

发明内容

为了解决上述问题，本揭示文件提出一种指令执行方法及一种指令执行装置。

根据本揭示文件的一实施方式提出一种指令执行方法，包含：将一宏指令至少翻译为一第一微指令及一第二微指令，并且为该第一微指令标识一第一绑定信息，为该第二微指令标识一第二绑定信息；以及依据该第一绑定信息及该第二绑定信息同时执行该第一微指令及该第二微指令的退出操作；其中，该第一微指令及该第二微指令在微指令存储空间中相邻。

根据本揭示文件的又一实施方式提出一种指令执行装置，指令执行装置包含：一指令翻译器(instruction translator)以及一重排缓冲器(reorder buffer)。指令翻译器将一宏指令至少翻译为一第一微指令及一第二微指令，并且为该第一微指令标识一第一绑定信息，为该第二微指令标识一第二绑定信息。重排缓冲器(reorder buffer)依据该第一绑定信息及该第二绑定信息同时执行该第一微指令及该第二微指令的退出操作。其中，该第一微指令及该第二微指令在微指令存储空间中相邻。

藉由上述的指令执行装置及指令执行方法，可以将宏指令解码成多条微指令(操作微指令)，而不需要生成额外的微指令，例如只需将256bit的宏指令解码成两条128bit的微指令(操作微指令)，而无须生成额外的微指令，因此，此指令执行方法可减少上述宏指令的执行时间，从而降低耗电量。

附图说明

图1是依照本发明一实施例绘示指令执行装置的方块图。

图2A～2B是依照本发明一实施例绘示一指令执行方法的示意图。

图3是依照本发明一实施例绘示一指令执行方法的示意图。

图4是依照本发明一实施例绘示一指令执行方法的流程图。

图5是依照本发明一实施例绘示一指令执行方法的示意图。

图6是依照本发明一实施例绘示一指令执行方法的流程图。

图7A～7B是依照本发明一实施例绘示一微指令退出方法的流程图

【符号说明】

100：指令执行装置

102：指令高速缓冲存储器

104：指令翻译器

106：寄存器别名表

107：指令路径

108：保留站