[发明专利]一种快速单磁通量子RSFQ电路布局方法和装置

说明书

本申请实施例公开了一种快速单磁通量子RSFQ电路布局方法和装置，该方法包括：读入待布局RSFQ电路的门级网表及单元库信息，并依据门级网表及单元库信息解析RSFQ电路的逻辑单元列表和线网列表；识别RSFQ电路中逻辑单元及除时钟线网以外的数据线网的逻辑级别，并根据逻辑级别的识别结果在线网内插入DFF缓冲器，根据DFF缓冲器的插入结果识别最终逻辑级别；根据最终逻辑级别生成逻辑单元按列放置的初始布局模式；采用模拟退火算法对所述初始布局模式进行优化，以最小化布局总线长，并在所述模拟退火算法终止迭代时输出布局结果。通过该实施例方案，保证了RSFQ电路的时钟相位同步，并取得了紧凑的布局结果，大大提高了RSFQ电路设计效率。

技术领域

本文涉及集成电路的自动设计技术，尤指一种快速单磁通量子RSFQ电路布局方法和装置。

背景技术

基于约瑟夫森结的超导电路已经逐渐进入人们的视野，其中，超导数字快速单磁通量子[快速单磁通量子(rapid single flux quantum，RSFQ)]电路技术有着广阔的发展前景。已经有实验证明RSFQ电路可在高达770GHz的工作频率下工作，并在功耗、散热方面有着巨大优势，这使得RSFQ电路有望实现未来大规模、高性能和低功耗的计算机系统。虽然RSFQ电路的EDA(电子设计自动化)工具已经取得了许多进展，但是现有的自动版图设计工具多针对特定的电路设计方案开发，难以广泛应用，导致很多电路版图仍由手工完成，大大影响了RSFQ电路设计效率，限制了超导电路的进一步发展。

RSFQ电路的版图设计与其单元库、传输线和时钟方案密不可分，尤其是时钟方案和单元库设计与布局算法密切相关。在目前的RSFQ电路中，较常使用的时钟方案多基于0偏斜同步时钟方案和并发流时钟方案，以及各自的改进方案，单元库则有很多种设计。

在使用0偏斜同步时钟方案的RSFQ电路中，时钟网络多以H树的形式实现，如图1所示，时钟信号几乎同时到达逻辑单元，能够保证较高的工作频率。但是同步时钟网络将使用大量的布线资源，导致版图区域的很大部分用于实现时钟网络，使得芯片面积大大增加。

而使用并发流时钟方案的RSFQ电路则以多级流水线结构实现，信号由左向右流经网络，时钟网络占用资源较少。并发流时钟方案允许电路实现高速操作并能有效降低版图面积。但是，由于RSFQ电路根据信号脉冲的有无进行逻辑判断，因此必须追求信号同时到达逻辑单元，否则将导致电路工作频率降低甚至无法正确工作，这就是时钟相位同步约束。

发明内容

本申请实施例提供了一种快速单磁通量子RSFQ电路布局方法和装置，能够保证时钟相位同步，并取得紧凑的布局结果，大大提高RSFQ电路设计效率。

本申请实施例提供了一种快速单磁通量子RSFQ电路布局方法，所述方法可以包括：

读入待布局RSFQ电路的门级网表及单元库信息，并依据所述门级网表及单元库信息解析所述RSFQ电路的逻辑单元列表和线网列表；

识别所述RSFQ电路中逻辑单元及除时钟线网以外的数据线网的逻辑级别，并根据所述逻辑级别的识别结果在线网内插入DFF缓冲器，根据DFF缓冲器的插入结果识别最终逻辑级别；

根据所述最终逻辑级别生成逻辑单元按列放置的初始布局模式；

采用模拟退火算法对所述初始布局模式进行优化，以最小化布局总线长，并在所述模拟退火算法终止迭代时输出布局结果。

在本申请的示例性实施例中，所述门级网表可以包括：所述RSFQ电路中的逻辑单元及线网连接关系；

所述单元库信息可以包括：所使用的逻辑单元的以下任意一种或多种信息：名称、类型、长度、宽度以及引脚信息；

所述逻辑单元列表中的每个列表元素为一个逻辑单元，可以包括每个逻辑单元的以下任意一种或多种信息：名称、类型、宽度、长度、引脚列表以及逻辑级别；