[发明专利]一种基于数字信号处理器和硬件加速单元的时钟时间处理方法与装置

权利要求书

1.一种基于数字信号处理器和硬件加速单元的时钟时间处理装置，其特征在于，采用DSP/CPU和硬件加速单元架构，硬件加速单元包括：

一组时标总线和至少一组通用数据总线；

至少一个时标单元，用于根据外部的时间物理参考，驱动一个足够大的计数器，在声明周期内递增或循环递增，所述计数器的值通过所述时标总线，以固定延迟通知其他单元，所述计数器的值经过防误多数判决直接驱动到所述时标总线；

至少一个接收单元，所述接收单元能够识别到来信号的时间标志特征，参考当前时标总线上的时间刻度，对到来信号的时间进行精准的报时，以时间刻度为单位，输出整数或者实数时间，所述接收单元直接对输入信号的边沿到来时间进行测量，系统通过时间延迟链，得到周期内小数延迟有关的并行数据，经过后继处理，参考时标总线，给出整数延迟；

至少一个具有被动发送精准测量的I类发送单元，所述I类发送单元定义为，由接收事件或者DSP处理器直接触发，发送不等待时标总线，但发送的信号序列或报文会以时标总线的时间刻度为参考进行测量，测量值相关的信息上报DSP或追加在发送序列或报文中，所述I类发送单元从通用访问总线送过来的发送时间，直接触发输出事件序列时间标识头，输出事件序列同时反馈被测量，测量结果发送给stamp模块用于生成后继时间标志序列，同时通过通用访问总线上报DSP/CPU；

至少一个具有定时发送功能的II类发送单元，所述II类发送单元定义为可由接收事件或者DSP处理器触发，按照时标总线上的时间进行定时发送指定信号序列或报文的单元，所述II类发送单元包括发送队列，在所述发送队列的队头，设置一比较调度单元，实时将时标总线与队头的预定发送时间进行比较，当整数时间到达时，再控制后继单元延时剩余的小数时间发送；

其他通用端口，通过总线挂载在任何位置；

所述装置还用于执行以下步骤：当事件到来时，所述接收单元参考时标总线，给事件打上时标，成为时间事件；DSP/CPU通过所述接收单元直接得到或者通过专有处理单元间接得到各种时间事件，经过算法处理，得到估计参数，算法包括异常判断和滤波，再根据所述估计参数，做出动作，动作包括直接控制所述I类发送单元和所述II类发送单元发送事件报文，或间接控制专有处理单元触发特定协议规定动作。

2.根据权利要求1所述的基于数字信号处理器和硬件加速单元的时钟时间处理装置，其特征在于，所述DSP/CPU通过一组或多组通用访问总线，直接访问所述时标单元，直接访问部分或全部接收单元、所述I类发送单元、所述II类发送单元、运算辅助单元以及所述其他通用端口；或者访问所述专有处理单元，由所述专有处理单元访问部分或全部接收单元、所述I类发送单元、所述II类发送单元、所述运算辅助单元以及所述其他通用端口；访问的内容包括：读取报文伴随信息，触发发送报文，响应中断，预设特定时间的发送事件，修改各种参数配置。

3.根据权利要求2所述的基于数字信号处理器和硬件加速单元的时钟时间处理装置，其特征在于，时标单元可以通过一组或多组时标总线，将时标信息以固定的延迟广播到各个需要时标信息的模块，包括所述接收单元，所述I类发送单元、所述II类发送单元以及DSP/CPU。

4.根据权利要求3所述的基于数字信号处理器和硬件加速单元的时钟时间处理装置，其特征在于，进一步添加一个或多个特定的运算辅助单元，所述运算辅助单元的功能是针对领域普遍问题涉及到的特定的复杂运算步骤，用硬件实现提升效率。

5.根据权利要求4所述的基于数字信号处理器和硬件加速单元的时钟时间处理装置，其特征在于，进一步添加专有处理单元，使得某些收发端口和专有处理单元构成高内聚处理子系统，从而高带宽业务报文可以不经过通用数据总线，DSP/CPU仅仅处理上报的以及测量到的信息和必要的报文字段。