[发明专利]一种复合式三阶噪声整形逐次逼近型模数转换器

权利要求书

1.一种复合式三阶噪声整形逐次逼近型模数转换器，其特征在于：包括电容式DAC301，比较器模块302，逐次逼近逻辑SAR模块303，EF环路304和CIFF支路305；

电容式DAC301与CIFF支路305的输出端分别连接至比较器模块302的信号和积分输入端；CIFF支路305通过积分开关与电容式DAC301输出端相连；

EF环路304的输入端通过残差采样开关与电容式DAC301输出端相连，其输出端经电荷分享开关同样连接至电容式DAC301输出端；

比较器模块302的输出端连接至逐次逼近逻辑SAR模块303，逐次逼近逻辑SAR模块303根据比较器模块302的输出结果控制电容式DAC301的开关切换，并最终输出量化码值；

EF环路304与CIFF支路305构成噪声整形环路滤波器，EF环路304为主体架构，将剩余残差通过其FIR滤波器L(z)叠加到输入信号V_in上，该叠加信号与数字输出相减形成实际的剩余残差，通过CIFF支路305的前馈积分电路H(z)，对剩余残差积分并累加到EF环路中的叠加信号上。

2.如权利要求1所述复合式三阶噪声整形逐次逼近型模数转换器，其特征在于：所述EF环路304和CIFF支路305，通过两次开关电容延迟电路构成二阶FIR滤波器L(z)以及无源积分器构成一阶IIR滤波器H(z)，以实现三阶噪声整形而无需复杂延迟单元和多级积分器。

3.如权利要求1所述复合式三阶噪声整形逐次逼近型模数转换器，其特征在于：所述EF环路304是由残差采样模块，残差放大器和FIR滤波器组成，残差放大器采用静态运放的闭环工作模式；

具体的残差采样模块包括第三开关S₃，第四开关S₄，第五开关S₅和一个残差采样电容C_res；通过第三开关S₃，电容式DAC301输出端与残差采样电容C_res的上极板连接；第四开关S₄连接共模电压V_CM与残差采样电容C_res的上极板；第五开关S₅连接残差采样电容C_res的上极板和残差放大器的输入端；第三开关S₃，第四开关S₄，第五开关S₅分别由外部时钟控制；

FIR滤波器包括第10开关S₁₀，第11开关S₁₀，第12开关S₁₀，第13开关S₁₀，第14开关S₁₀，第一残差分享电容C_S1，第二残差分享电容C_S2和残差延迟电容C_dealy；其中C_S1，C_S2，C_dealy三者电容大小相同；第10开关S₁₀连接残差放大器的输出端与第一残差分享电容C_S1的上极板；第11开关S₁₁连接残差放大器的输出端与第二残差分享电容C_S2的上极板；第12开关S₁₂连接第二残差分享电容C_S2的上极板与残差延迟电容C_dealy的上极板；第13开关S₁₃连接残差延迟电容C_dealy的上极板与共模电压V_CM；第14开关S₁₄连接第一残差分享电容C_S1的上极板与电容式DAC301输出端；残差延迟电容C_dealy的上极板与电容式DAC301输出端通过第15开关S₁₅差分互连；其中第10开关S₁₀，第11开关S₁₁，第12开关S₁₂，第13开关S₁₃、第14开关S₁₄和第15开关S₁₅分别由外部时钟和控制；

所述比较器302是由4输入动态锁存器构成，包括第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10、第十一MOS管M11、第十二MOS管M12、第十三MOS管M13、第一反相器INV1和第二反相器INV2；第一MOS管M1和第二MOS管M2的栅极构成信号通路，第三MOS管M3和第四MOS管M4栅极构成积分通路；信号通路与电容式DAC输出负端相连接，积分通路与CIFF支路相连接；具体的，第一MOS管M1和第二MOS管M2具有一致的宽长比尺寸；第三MOS管M3和第四MOS管M4也具有相同的宽长比尺寸；而第三MOS管M3的宽长比尺寸是第一MOS管M1的g倍；第一MOS管M1、第二MOS管M2、第三MOS管M3和第四MOS管M4的源端连接到第十三MOS管M13的漏端；第一MOS管M1、第三MOS管M3和第十一MOS管M11的漏端连接到第五MOS管M5的源端；第二MOS管M2、第四MOS管M4和第十二MOS管M12的漏端连接到第六MOS管M6的源端；第十三MOS管M13的栅端连接到外部时钟控制第十三MOS管M13的源端接地；第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10、第十一MOS管M11和第十二MOS管M12的源端连接电源电压；第九MOS管M9、第十MOS管M10、第十一MOS管M11和第十二MOS管M12的栅极连接外部时钟控制第七MOS管M7的栅极连接到第五MOS管M5的栅极，第六MOS管M6、第八MOS管M8和第十MOS管M10的漏端以及第二反相器INV2的输入端；第八MOS管M8的栅极连接到第六MOS管M6的栅极，第五MOS管M5、第七MOS管M7和第九MOS管M9的漏端以及第一反相器INV1的输入端；

所述CIFF支路305，包括第二开关S₂和无源积分电容C_int；其中第二开关S₂连接电容式DAC301输出端和无源积分电容C_int的上极板，无源积分电容C_int的上极板与比较器模块302的积分输入端相连形成积分通路；其中第二开关S₂由外部时钟控制；

时钟的时序控制包括标准SARADC工作阶段、残差采样阶段、两次延迟阶段、残差EF放大阶段、残差CIFF积分阶段和电荷分享阶段；

1)标准SARADC工作阶段：当开关控制信号为高电平时，相应的第一开关S₁闭合，

DAC电容阵列的下极板与输入信号V_in相连；采样结束后，所有电容的下极板均连接到低参考电压V_refpn；通过比较器的输出结果，逐次控制电容DAC的开关阵列，使的电容阵列下级板依次连接V_refp或V_refpn；当所有电容切换结束，DAC上剩余电压即为该量化周期的残差电压，考虑到第n个量化周期，即残差电压为V_res[n]；

2)残差采样阶段：当控制信号为高电平时，残差采样电容C_res通过第三开关S₃与主DAC连接在一起，电荷重分配后，残差采样电容C_res的上极板电压为：

V_Cres＝b×V_res[n]       (1)

其中b为残差衰减系数，为：

值得注意的是，在此之前，残差采样电容C_res需要在期间复位到共模电压V_CM；

3)两次延迟阶段：在期间需要将残差延迟电容C_dealy的上极板复位到共模电压V_CM，然后当控制信号为高电平时，第12开关S₁₂导通，第二残差分享电容C_S2与残差延迟电容C_dealy进行电荷分享，此时，残差延迟电容C_dealy的上极板电压为

V_delay[n]＝0.5×V_S2[n-1]     (3)

其中，V_S2[n-1]是上一个量化周期存储在C_S2的电压；

4)残差EF放大阶段：在对残差采样电容C_res上极板电压V_Cres放大之前，需要对残差放大器环路复位；在期间反馈电容C_F上的存储电荷初始化为0，失调存储电容C_NA存储运算放大器OP的输入失调，当控制信号为高电平时，开始对残差电压V_Cres进行放大操作，此时第一残差分享电容C_S1和第二残差分享电容C_S2的上极板电压分别为：

V_S1[n]＝V_S2[n]＝G×V_Cres＝G×b×V_res[n]      (4)

其中增益G为残差放大器的闭环增益，为残差采样电容C_res与反馈电容C_F的比值，

5)残差CIFF积分阶段：当控制信号为高电平时，积分电容C_int与电容DAC连接在一起，对剩余残差积分，在电荷重分配之后，积分电容C_int的上极板电压为：

其中，C_int＝a/(1+a)C_DAC；

6)电荷分享阶段：在下一个量化周期内，当第六位码值量化结束后，控制信号为高电平，第一残差分享电容C_S1和残差延迟电容C_dealy与电容DAC连接在一起；此时在输入信号上引入一个残差电压V_EF[n]，经过电荷重分配后，

其中，A_CS是电荷重分配衰减系数，

通过噪声整形环路，输入信号V_in连同残差电压V_EF[n]，V_int[n]以及量化误差Q一起转化为数字码值D_out，噪声传递函数为：