[发明专利]半导体器件及其形成方法

说明书

本发明实施例是有关于一种半导体器件及其形成方法。一种形成半导体器件的方法包括以下操作。提供衬底，所述衬底具有器件及设置在所述器件之上的绝缘层。向所述衬底引入含硅杂环化合物前体及第一含氧化合物前体，以在所述绝缘层上形成第零介电层。在所述第零介电层中形成第零金属层。向所述衬底引入含硅直链化合物前体及第二含氧化合物前体，以在所述第零介电层上形成第一介电层。在所述第一介电层中形成第一金属层。

技术领域

本发明实施例是有关于一种半导体器件及其形成方法。

背景技术

随着半导体器件密度的增加及电路元件尺寸的减小，电阻-电容(resistance-capacitance，RC)延迟时间越来越影响集成电路性能。因此，低介电常数(Low-k)介电材料被用来减少RC延迟。低k介电材料作为层间介电质及金属间介电质尤其有用。然而，在处理期间，特别是在用于制作内连线的导电材料的制造期间，低k介电材料存在问题。尽管现有的低k介电材料对于其预期目的来说一般是足够的，然而现有的低k介电材料并非在所有方面完全令人满意。

发明内容

本发明实施例提供根据本公开的一些实施例，一种形成半导体器件的方法包括以下操作。提供衬底，所述衬底具有器件及设置在器件之上的绝缘层。向衬底引入含硅杂环化合物前体及第一含氧化合物前体，以在绝缘层上形成第零介电层。在第零介电层中形成第零金属层。向衬底引入含硅直链化合物前体及第二含氧化合物前体，以在第零介电层上形成第一介电层。在第一介电层中形成第一金属层。

附图说明

结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的临界尺寸。

图1是根据一些实施例的集成电路的示意性剖视图。

图2A到图2G是根据一些实施例的形成导电结构的方法的示意性剖视图。

图3是根据一些替代实施例的形成低k介电结构的方法的流程图。

图4是根据一些实施例的形成导电结构的方法的流程图。

图5是根据一些实施例的形成半导体器件的方法的流程图。

图6是根据一些实施例的形成半导体器件的方法的流程图。

[符号的说明]

1：集成电路

10：器件

100：衬底

102：鳍

104：栅极介电层

106：栅极

108：栅极堆叠

110：间隔壁

112：应变层

114、118、120、DL1、DL2：介电层

116a、116b、116c、116d、116e：屏蔽图案

122：金属堆叠

124：源极及漏极触点

126：栅极触点

302、304、306、402、404、406、408、410、412、414、502、504、506、508、510、602、604、606、608、610：动作

BL0、BL1、BL2：障壁层

DL01：介电层/下部介电层

DL02：介电层/上部介电层/富碳介电层