[发明专利]一种脉冲时钟产生电路、集成电路和相关方法

说明书

本申请提供了一种脉冲时钟产生电路、集成电路和相关方法，上述脉冲时钟产生电路包括：信号控制电路，分别与所述脉冲宽度控制电路和所述脉冲时钟输出电路相连，用于输入时钟输入信号和使能信号；以及在所述时钟输入信号、所述使能信号和所述脉冲宽度控制电路输出的脉冲宽度控制信号的控制下，输出门控信号；脉冲宽度控制电路，分别与脉冲时钟输出电路和所述信号控制电路相连，用于在所述脉冲时钟输出电路输出的脉冲时钟信号的控制下，输出脉冲宽度控制信号，并输入到信号控制电路中；脉冲时钟输出电路，用于在所述门控信号和所述时钟输入信号的驱动下，输出脉冲时钟信号。采用上述脉冲时钟产生电路，能够产生准确的脉冲时钟信号。

技术领域

本申请涉及集成电路技术领域，尤其涉及一种脉冲时钟产生电路、集成电路和相关方法。

背景技术

时钟CLK是芯上系统/片上系统(System Of Chip，SOC)系统的必须，SOC内部运算处理需要时钟来驱动。一般典型的时钟是接近50％的占空比的信号，D触发器采用上升沿和下降沿来触发，而锁存器(latch)则使用电平触发。随着SOC系统越来越复杂，芯片的芯片上所集成的功能越来越复杂，对时钟有一些特殊的要求例如脉冲锁存(Pulse latch)，其由典型的锁存器(latch)和脉冲时钟(Pulse Clock)组合而成，可以实现一个Pulse Clock驱动多组latch，使得电路的功耗和面积得到优化。

而脉冲时钟是实现脉冲锁存器的关键。典型的脉冲时钟产生电路请参考图1a所示，当使能信号Enable为高电平时，时钟输入信号Clock经过与门、反相器及延迟Delay后进入与门从而产生Pulse Clock。当Enable为低电平时不会产生脉冲时钟信号。基于图1a产生的信号波形图可以参考图1b所示。但是实际应用中，由于使能信号Enable和时钟输入信号Clock时异步的，异步的信号在产生脉冲时钟时就会存在下述问题：当Enable使能信号在时钟输入信号Clock为高电平的前提下也变为高电平时，才会产生脉冲时钟Pulse Clock，这样会导致第一个脉冲时钟Pulse Clock不是在时钟输入信号Clock的上升沿时产生的，进而导致脉冲时钟Pulse Clock的第一个上升沿和脉冲时钟Pulse Clock的第二个上升沿之间的间隔变小，参考图1c所示的波形图。

因此，如何在时钟输入信号Clock和使能信号Enable不同步的情况下，产生准确的脉冲时钟是值得考虑的技术问题之一。

发明内容

有鉴于此，本申请提供一种脉冲时钟产生电路、集成电路和相关方法，用以在时钟输入信号和使能信号不同步的情况下，产生准确的脉冲时钟。

具体地，本申请是通过如下技术方案实现的：

根据本申请的第一方面，提供一种脉冲时钟产生电路，包括：信号控制电路、脉冲宽度控制电路和脉冲时钟输出电路，其中：

所述信号控制电路，分别与所述脉冲宽度控制电路和所述脉冲时钟输出电路相连，用于输入时钟输入信号和使能信号；以及在所述时钟输入信号、所述使能信号和所述脉冲宽度控制电路输出的脉冲宽度控制信号的控制下，输出门控信号；

所述脉冲宽度控制电路，分别与脉冲时钟输出电路和所述信号控制电路相连，用于在所述脉冲时钟输出电路输出的脉冲时钟信号的控制下，输出脉冲宽度控制信号，并输入到信号控制电路中；

所述脉冲时钟输出电路，用于在所述门控信号和所述时钟输入信号的驱动下，输出脉冲时钟信号。

可选地，本申请实施例提供的信号控制电路包括时钟输入电路和信号锁存电路，其中：

所述时钟输入电路，用于分别输入所述使能信号和所述时钟输入信号，并分别输出第一控制信号和第二控制信号；

所述信号锁存电路，分别与所述信号输入电路、所述脉冲宽度控制电路和所述脉冲时钟输出电路相连，用于在所述第一控制信号、所述第二控制信号和所述脉冲宽度控制信号的驱动下，输出门控信号。