[发明专利]一种多策略高精度时钟同步的边缘计算服务器设计方法有效
| 申请号： | 202010747008.X | 申请日： | 2020-07-29 |
| 公开（公告）号： | CN112020133B | 公开（公告）日： | 2022-12-27 |
| 发明（设计）人： | 杨德晓;叶明洋;付水论;张敏;王鹏 | 申请（专利权）人： | 苏州浪潮智能科技有限公司 |
| 主分类号： | H04W56/00 | 分类号： | H04W56/00;H04J3/06 |
| 代理公司： | 北京权智天下知识产权代理事务所(普通合伙) 11638 | 代理人： | 王新爱 |
| 地址： | 215124 江苏省苏州*** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 一种 策略 高精度 时钟 同步 边缘 计算 服务器 设计 方法 | ||
1.一种多策略高精度时钟同步的边缘计算服务器设计方法，其特征在于：包括网络同步方式、级联方式以及PCIe设备获取时间信息戳的方式；
采用intel处理器作为高精度时钟同步的边缘服务器的处理器，所述intel处理器包括intel Xeon-D处理器；
利用网络进行时钟同步，各边缘服务器通过网络获取时间戳信息；
选用对应PLL IC对级联时的PPS+TOD信息进行处理，进行高精度时钟同步；
采用不同基站的边缘服务器级联方式进行时钟同步；通过服务器预留的接口与其余边缘服务器连接，选用RENESAS的PLL IC对上一级的PPS+TOD信息进行处理并传递给下一级边缘服务器；
所述边缘服务器将PCIe设备获取的时钟同步信息传递给intel Xeon-D处理器进行时钟同步处理；或所述边缘服务器以自身作为基准将时钟同步信息传递给其余级联设备实现级联设备的时钟同步；
所述RENESAS的 PLL IC将PCIe设备的SYNC CLK同步处理并发出25M CLK作为处理器的输入时钟。
2.根据权利要求1所述的一种多策略高精度时钟同步的边缘计算服务器设计方法，其特征在于：所述intel Xeon-D处理器获取网络上的时钟同步信息后，会进行时钟同步处理，其传递PPS+TOD信息的方式包括PCIe链路、I2C链路。
3.根据权利要求1所述的一种多策略高精度时钟同步的边缘计算服务器设计方法，其特征在于：所述边缘服务器支持获取GPS信号的PCIe设备。
4.根据权利要求1所述的一种多策略高精度时钟同步的边缘计算服务器设计方法，其特征在于：选用所述RENESAS的QS3VH251和5PB1108作为switch进行不同时钟同步模式的选择，通过网卡驱动配置实现系统下的自动切换。
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