[发明专利]一种改进型的CAM匹配线敏感放大器电路结构

权利要求书

1.一种改进型的CAM匹配线敏感放大器电路结构，包括功能字电路阵列、虚字电路及时序控制电路，所述功能字电路阵列，包括n个与门电路、n个敏感放大器电路PVT-ESA及n条NOR型CAM单元电路NOR CAM cells，所述n个与门电路的一个输入端分别与n个有效位标志Valid相连，所述n个与门电路的输出端分别通过控制线START[1]…START[n]与n个敏感放大器电路PVT-ESA的输入端相连，n个敏感放大器电路PVT-ESA的输出端分别通过匹配线ML[1]…ML[n]与n条NOR CAM cells电路的输入端相连，n为大于零的正整数；所述虚字电路，包括二个与门电路、二个敏感放大器电路PVT-ESA_DM1及PVT-ESA_DM2，还包括两条NOR CAMcells电路，其中一条固定为全匹配(match)，另一条固定为一位失配(1-bit mismatch)，所述二个与门电路的输入端分别与有效位标志Valid＝1相连，二个与门电路的输出端分别通过控制线START[n+1]、START[n+2]与PVT-ESA_DM1电路的输入端及PVT-ESA_DM2电路的输入端相连，PVT-ESA_DM1电路的输出端、PVT-ESA_DM2电路的输出端分别通过匹配线ML[n+1]、ML[n+2]与NOR CAM cells(1-bit mismatch)电路的输入端及NOR CAM cells(match)电路的输入端相连；所述时序控制电路，包括一个反相器、一个可编程延迟单元PROG_DLY电路、一个与门电路及一个DFF触发器，所述反相器的输入端分别与时钟信号CLK、虚字电路中的二个与门电路的另一个输入端、功能字电路阵列中的n个与门电路的另一个输入端及DFF触发器的时钟端相连，反相器的输出端与PROG_DLY电路输入端相连，PROG_DLY电路输出端通过控制线STOP分别与虚字电路中的PVT-ESA_DM2电路的输入端、PVT-ESA_DM1电路的输入端及功能字电路阵列中n个PVT-ESA电路的输入端相连，虚字电路中的PVT-ESA_DM2电路的输出端通过输出线DMO2与DFF触发器的输入端口D相连，输出端口Q与与门电路的输入端相连，与门电路的另一个输入端与时钟信号CLK相连，与门电路的输出端通过控制信号DLY_CLK与可编程延迟单元PROG_DLY电路相连，其特征在于：所述敏感放大器电路PVT-ESA，选自改进型敏感放大器电路PVT-ESA_a电路结构或PVT-ESA_b电路结构中的一种，所述PVT-ESA_a电路结构，包括PMOS管Pa1、Pa2、Pa3、Pa4、Pa5、Pa6，NMOS管Na1、Na2、Na3、Na4及反相器Ta，所述PMOS管Pa1的栅极与NMOS管Na1的栅极相连，PMOS管Pa1的漏极与PMOS管Pa2的源极相连，PMOS管Pa2的漏极分别与NMOS管Na1的漏极及NMOS管Na2的漏极相连并与匹配线ML连接，所述PMOS管Pa2的栅极、NMOS管Na2的栅极、PMOS管Pa4的栅极及PMOS管Pa5的栅极相连后并与控制线STOP连接，所述NMOS管Na2的源极分别与PMOS管Pa4的漏极、PMOS管Pa3的栅极相连，所述PMOS管Pa3的漏极分别与NMOS管Na3的漏极、NMOS管Na4的栅极相连，所述NMOS管Na4的漏极分别与PMOS管Pa5的漏极、PMOS管Pa6的漏极及反相器Ta的输入端相连，反相器Ta的输出端与PMOS管Pa6的栅极相连，所述NMOS管Na1的栅极通过控制线START与NMOS管Na3的栅极相连，所述NMOS管Na1的源极、NMOS管Na3的源极、NMOS管Na4的源极分别接地，所述PMOS管Pa1的源极、PMOS管Pa5的源极及PMOS管Pa6的源极分别与正常工作电压VDD相连，所述PMOS管Pa4的源极及PMOS管Pa3的源极分别与低工作电压VDD_L相连；所述PVT-ESA_b电路结构，包括PMOS管Pb1、Pb2、Pb3、Pb4、Pb5，NMOS管Nb1、Nb2、Nb3、Nb4、Nb5及反相器Tb，所述PMOS管Pb1的栅极与NMOS管Nb1的栅极相连，PMOS管Pb1的漏极与PMOS管Pb2的源极相连，PMOS管Pb2的漏极分别与NMOS管Nb1的漏极、NMOS管Nb2的漏极相连并与匹配线ML连接，所述NMOS管Nb2的栅极分别与PMOS管Pb2的栅极、PMOS管Pb4的栅极相连后并与控制线STOP连接，NMOS管Nb2的源极分别与PMOS管Pb4的漏极、PMOS管Pb3的栅极相连，所述PMOS管Pb3的漏极分别与NMOS管Nb3的漏极、NMOS管Nb4的栅极相连，所述NMOS管Nb4的漏极分别与NMOS管Nb5的源极、PMOS管Pb5的漏极、反相器Tb的输入端相连，反相器Tb的输出端与PMOS管Pb5的栅极相连，所述NMOS管Nb1的栅极通过控制线START分别与NMOS管Nb3的栅极、NMOS管Nb5的栅极相连，所述NMOS管Nb1的源极、Nb3的源极、Nb4的源极分别接地，所述PMOS管Pb1的源极、Pb5的源极、NMOS管Nb5的漏极分别与正常工作电压VDD相连，所述PMOS管Pb3的源极、Pb4的源极分别与低工作电压VDD_L相连；所述虚字电路中二个敏感放大器电路PVT-ESA_DM1、PVT-ESA_DM2选自改进型敏感放大器电路PVT-ESA_a电路结构或PVT-ESA_b电路结构中的一种。