[发明专利]半导体器件的形成方法

说明书

本发明提供了一种半导体器件的形成方法，包括：提供前端器件，所述前端器件包括介质层、嵌设于所述介质层中的金属层以及覆盖所述介质层的第一衬底；在所述第一衬底上方形成掩膜层；对掩膜层的周圈边缘修边；以修边后的掩膜层为掩膜，刻蚀去除开口下方的所述第一衬底；对修边后的掩膜层表面处理，以去除修边后的掩膜层表层的浮电荷；以表面处理后的修边后的掩膜层为掩膜，进一步刻蚀开口下方的介质层。对掩膜层的周圈边缘修边；以及对掩膜层表面处理，以去除掩膜层表层的浮电荷，均避免了掩膜层的边缘尖端放电被烧蚀从而进一步损伤晶圆，在晶圆介质层深孔刻蚀工艺中解决晶圆边缘发生掩膜层烧蚀的问题，提高晶圆的质量和良率。

技术领域

本发明属于集成电路制造技术领域，具体涉及一种半导体器件的形成方法。

背景技术

在高度集成化的半导体发展的趋势下，具有不同功能的芯片的集成是半导体封装技术的主要发展方向，基于3D-IC技术的晶圆级堆叠能够实现更低成本、更快速及更高密度的目标。而在晶圆键合之后，需要在键合晶圆中形成深孔，并在深孔中填充金属层以实现不同晶圆之间的互连。

随着键合的晶圆片数越来越多，与之对应的等离子体干法刻蚀技术面临瓶颈，需要等离子体刻穿很厚的介质层形成深孔，在介质层材料和掩膜层材料没有太大变更的情况下，刻蚀时间会变得很长，由此会带来一些负面效应，如在长时间刻蚀介质层的过程中，遮挡介质层的掩膜层(例如光阻)存在尖端放电，极容易在晶圆边缘发生掩膜层(例如光阻)烧蚀(如图1中A处)的现象，进而导致整片晶圆报废。

发明内容

本发明的目的在于提供一种半导体器件的形成方法，均避免了掩膜层的边缘尖端放电被烧蚀从而进一步损伤晶圆。

本发明提供一种半导体器件的形成方法，包括：

提供前端器件，所述前端器件包括介质层、嵌设于所述介质层中的金属层以及覆盖所述介质层的第一衬底；

在所述第一衬底上方形成掩膜层，所述掩膜层具有位于所述金属层上方的开口；

对所述掩膜层的周圈边缘修边；

以修边后的所述掩膜层为掩膜，刻蚀去除所述开口下方的所述第一衬底；

对修边后的所述掩膜层表面处理，以去除修边后的所述掩膜层表层的浮电荷；

以表面处理后的所述修边后的掩膜层为掩膜，进一步刻蚀所述开口下方的介质层。

进一步的，刻蚀去除所述开口下方的所述第一衬底之后，两个小时以上再对修边后的所述掩膜层表面处理。

进一步的，所述掩膜层的材质包括：光阻。

进一步的，对修边后的所述掩膜层表面处理包括：采用灰化工艺，通入O₂与SF₆的混合气体反应去除部分厚度的修边后的所述掩膜层，以去除修边后的所述掩膜层表层的浮电荷。

进一步的，采用灰化工艺参数包括：腔室压力为40mT～60mT，上电极功率为1000W～1200W，下电极功率为30W～50W，O₂流量为180sccm～200sccm，SF₆流量为15sccm～35sccm，时间100s～220s。

进一步的，对所述掩膜层的周圈边缘修边的宽度大于等于1mm。

进一步的，刻蚀所述开口下方的介质层采用等离子体干法刻蚀工艺，工艺参数包括：腔室压力为10mTorr～14mTorr，CF₄的流量为40sccm～60sccm、CHF₃的流量为60sccm～80sccm，RF电源提供450瓦～550瓦的功率，170V～190V的偏置电压，持续时间为60s～80s。

进一步的，所述介质层包括层叠的第一氧化层、氮化硅层和第二氧化层。