[发明专利]基于FPGA实现大规模DDC的方法及系统

说明书

本发明公开了基于FPGA实现大规模DDC的方法及系统，包括以下步骤：设置DDC的带宽、中心频率、延时长度参数并进行缓存；将宽带数据划分为多个信道；将各信道的宽带数据分别写入DDR3存储器缓存；根据输入的参数读取DDR3存储器缓存的一定长度的宽带数据，记录当前读出的宽带数据的频率控制字、相位、延时长度参数进行缓存。对读出的宽带数据进行DDC处理。使用本地时钟，快速地将宽带数据划分为多个信道全部写入DDR3存储器中，写入时每路信道化宽带数据都有与之对应的起始地址，进行延时输出实现全频段实时输出功能和在线回放功能和宽带延时功能的，可以实现大规模的DDC的数字信号处理需求。

技术领域

本发明属于基于FPGA的数字信号处理技术领域，涉及基于FPGA实现大规模DDC的方法及系统。

背景技术

随着无线通信质量的增加，对空中无线电信号的处理也面临着巨大的挑战。传统DDC路数的处理技术已经不再适应大规模DDC的数字信号处理需求。传统的多路DDC实现方案采用DSP+BRAM的方式，但由于FPGA内部的BRAM非常稀缺，以XC7Z100芯片为例，其内部的BRAM只有3MB左右，使用该芯片来实现50kHz带宽的DDC最多实现400路左右。在传统的数字信号处理中使用常规的BRAM+DSP的方式对于实现大规模多路DDC操作，会对FPGA芯片造成严重的资源不足，不利于相关功能的实现。

发明内容

本发明的目的在于：提供了基于FPGA实现大规模DDC的方法及系统，解决了在传统的数字信号处理中使用常规的BRAM+DSP的方式对于实现大规模多路DDC操作，会对FPGA芯片造成严重的资源不足，不利于相关功能的实现的问题。

本发明采用的技术方案如下：

基于FPGA实现大规模DDC的方法，包括以下步骤：

步骤1：设置DDC的带宽、中心频率、延时长度参数并进行缓存；

步骤2：将宽带数据划分为多个信道，将各信道的宽带数据分别写入DDR3存储器缓存；

步骤3：根据输入的参数读取DDR3存储器缓存的一定长度的宽带数据，记录当前读出的宽带数据的频率控制字、相位、延时长度参数进行缓存。

步骤4：对读出的宽带数据进行DDC处理。

进一步地，所述步骤2包括以下步骤：

步骤21：将宽带数据均匀划分成多个信道，形成信道化的宽带数据；

步骤22：划分DDR3存储器的地址区间，设定一个信道对应一个地址区间；

步骤23：根据信道将宽带数据写入到DDR3存储器缓存到对应的地址区间。

进一步地，所述步骤3包括以下步骤：

步骤31：首次读取时，输入带宽、中心频率、延时长度参数，读取DDR3存储器缓存的一定长度的宽带数据，记录当前读出的宽带数据的频率控制字、相位、延时长度参数进行缓存；

步骤32：再次读取时，输入上次缓存的频率控制字、相位、延时长度参数，读取DDR3存储器缓存的一定长度的宽带数据，该宽带数据包含上次读取的宽带数据的最后一段宽带数据，记录当前读出的宽带数据的频率控制字、相位、延时长度参数进行缓存。

进一步地，所述DDC处理包括以下步骤：

步骤41：读取的宽带数据通过复数乘法和DDS的IQ信号混频；

步骤42：通过CIC、FIR1和FIR2抽取滤波；

步骤43：通过FIR3整形滤波输出多路DDC的IQ信号。

进一步地，获取DDC处理的数字信号的电平信号，在电平信号超过预设电平信号时读取DDR3存储器缓存的数字信号。