[发明专利]半导体存储装置

说明书

实施方式提供一种能够实现擦除动作的速度提高的半导体存储装置。实施方式的半导体存储装置具备：层叠体，具有多个导电层和多个绝缘层，导电层和绝缘层沿第一方向交替层叠；以及柱状体，在所述层叠体内沿所述第一方向延伸，包含半导体主体和设置于所述多个导电层中的至少一个与所述半导体主体之间的电荷蓄积膜，所述多个导电层中的第一导电层与所述半导体主体连接，所述半导体主体，以沿所述第一方向距与所述第一导电层的连接部位近的顺序、具有n型杂质的浓度比p型杂质的浓度高的第一区域和p型杂质的浓度比n型杂质的浓度高的第二区域。

关联申请

本申请人享受以日本专利申请2019-157156号(申请日：2019年8月29日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及半导体存储装置。

背景技术

已知三维层叠有存储单元的NAND型闪存存储器。

发明内容

本发明的实施方式提供一种能够实现擦除动作的速度提高的半导体存储装置。

实施方式的半导体存储装置具备层叠体和柱状体。所述层叠体具有多个导电层以及多个绝缘层，导电层和绝缘层沿第一方向交替地层叠。所述柱状体在所述层叠体内沿所述第一方向延伸。所述柱状体包括半导体主体和电荷蓄积膜。所述电荷蓄积膜设置于所述多个导电层中的至少一个与所述半导体主体之间。所述多个导电层中的第一导电层与所述半导体主体连接。所述半导体主体具有第一区域和第二区域。所述第一区域在所述第一方向上位于比所述第二区域更靠近所述第一导电层与所述半导体主体的边界的位置。所述第一区域的n型杂质的浓度高于p型杂质的浓度。所述第二区域的p型杂质的浓度高于n型杂质的浓度。

附图说明

图1是表示第一实施方式的半导体存储装置的电路构成的框图。

图2是第一实施方式的半导体存储装置的存储单元阵列的电路图。

图3是第一实施方式的半导体存储装置的布局图。

图4是第一实施方式的单元阵列区域的附近的俯视图。

图5是沿着图4中的A-A’面的剖视图。

图6是将第一实施方式的半导体存储装置的存储柱的附近放大后的剖视图。

图7是将第一实施方式的半导体存储装置的存储柱的附近放大并沿着导电层切断后的剖视图。

图8是将第一实施方式的半导体存储装置的特征部分放大后的剖视图。

图9是用于说明第一实施方式的半导体存储装置的制造方法的一例的剖视图。

图10是用于说明第一实施方式的半导体存储装置的制造方法的一例的剖视图。

图11是用于说明第一实施方式的半导体存储装置的制造方法的一例的剖视图。

图12是用于说明第一实施方式的半导体存储装置的制造方法的一例的剖视图。

图13是用于说明第一实施方式的半导体存储装置的制造方法的一例的剖视图。

图14是用于说明第一实施方式的半导体存储装置的制造方法的一例的剖视图。

图15是用于说明第一实施方式的半导体存储装置的制造方法的一例的剖视图。

图16是用于说明第一实施方式的半导体存储装置的制造方法的一例的剖视图。

图17是示意地表示比较例的存储单元阵列中的半导体主体的能带结构的图。

图18是示意地表示本实施方式的存储单元阵列中的半导体主体的能带结构的图。