[发明专利]一种适用于HDLC协议的同步串行收发器及其方法

说明书

本发明涉及一种适用于HDLC协议的同步串行收发器及其方法，其技术特点是：包括发送端和接收端，其中发送端连接关系为：发送FIFO、发送控制模块、发送同步模块、插零模块、发送通道控制模块和标志位插入模块依次连接，CRC序列产生模块与发送控制模块并联；接收端连接关系为：标志位检测模块、接收通道控制模块、删零模块、接收同步模块、接收控制模块和接收FIFO依次连接，CRC序列校验模块与接收控制模块并联，本发明能够完整实现采用FPGA并基于HDLC协议的发送控制器和接收控制器，并且本发明具备快速性、灵活性和通用性，能够完全正确的运行在国产FPGA中，实现国外专用ASIC的国产化替代。

技术领域

本发明属于计算机通信领域，尤其是一种适用于HDLC协议的同步串行收发器及其方法。

背景技术

HDLC(High-level Data Link Control，高级数据链路控)协议是一种面向比特的高效链路层协议。一般情况下，HDLC通信协议IP核为三个部分，即外部接口模块、数据发送部分和数据接收部分。在这类面向比特的数据链路协议中，帧头和帧尾都是特定的二进制序列，通过控制字段来实现对链路的监控，可以采用多种编码方式实现高效的、可靠的透明传输。故其最大特点是不需要数据必须是规定字符集，对任何一种比特流，均可以实现透明的传输。

通常HDLC协议的实现是采用专用的ASIC模块件来实现的。这些集成电路功能针对性强，性能可靠。但ASIC芯片出于专用性的目的难以通用于不同应用场合，缺乏应用灵活性。HDLC的软件编程方法功能灵活，但程序运行占用处理模块资源多，执行速度慢。随着芯片国产化上升到国家战略，越来越多的国外专用ASIC芯片将被国产化产品替代，目前基于HDLC协议的专用国产ASIC还未出现。

发明内容

本发明的目的在于克服现有技术的不足，提出一种适用于HDLC协议的同步串行收发器及其方法,能够实现使用FPGA并基于HDLC协议实现收发控制方法。

本发明解决其技术问题是采取以下技术方案实现的：

一种适用于HDLC协议的同步串行收发器，包括发送FIFO、接收FIFO、发送控制模块、CRC校验序列产生模块、发送同步模块、插零模块、发送通道控制模块、标志为插入模块、接收控制模块、CRC校验序列校验模块、接收同步模块、删零模块、接收通道控制模块和标志位检测模块，发送FIFO、发送控制模块、发送同步模块、插零模块、发送通道控制模块和标志位插入模块依次连接，CRC序列产生模块与发送控制模块并联构成发送端；标志位检测模块、接收通道控制模块、删零模块、接收同步模块、接收控制模块和接收FIFO依次连接，CRC序列校验模块与接收控制模块并联构成接收端。

而且，所述一种适用于HDLC协议的同步串行收发器内部模块配置通过FPGA实现。

一种HDLC协议的同步串行收发器的收发方法，包括发送信息过程和接收信息过程，其中发送信息过程包括以下步骤：

步骤1、上位机将所需要发送的用户字节通过PCI总线写入发送FIFO，并给出开始信号；

步骤2、发送控制模块从发送FIFO的用户字节中读取第一个字节，经过发送同步模块进行时钟域转换，传输到发送通道，在发送通道控制模块的控制下进行插零操作与并串转换；

步骤3、发送通道控制模块判断字节是否完成插零操作与并串转换，若完成则进行步骤4，若未完成则将字节进行继续进行插零操作与并串转换；

步骤4、发送通道控制模块发送控制信号至发送控制模块，发送控制模块检测到控制信号后，读取第二个字节；

步骤5、重复步骤1至步骤4，直至读取至完用户字节中最后一个字节，CRC校验序列产生模块将与用户字节相匹配的两个字节校验码，依次传输至发送通道，在发送通道控制模块的控制下输入至插零模块进行插零操作与并串转换生成CRC校验序列；