[发明专利]基于序列机的FXLMS算法的FPGA实现模块及方法

说明书

本发明公开了一种基于序列机的FXLMS算法的FPGA实现模块及方法，该模块由基于D_RAM的输入信号延时模块、基于序列机的全并行运算模块组成；基于D_RAM的输入信号延时模块用于实现对输入信号x(n)的延时，基于序列机的全并行运算模块用于实现对所述输入信号延时模块发送的M个的数据的定系数滤波、自适应滤波及更新自适应滤波器权值。本发明以较低的的硬件消耗实现了FXLMS算法运算，节省了大量硬件资源，并基于严谨的线性序列机全并行的执行各运算步骤，提高了FPGA处理速度。

技术领域

本发明属于信号处理技术领域，具体的说是一种基于序列机的FXLMS算法的FPGA实现模块及方法。

背景技术

20世纪80年代开始，在车内主动噪声控制方面涌现出了大量的研究成果和文献，其中大部分的主动噪声控制系统所采用的算法主要是FXLMS算法，而大部分的硬件平台都是基于DSP芯片进行设计的，DSP的优势在于数字信号处理和实现算法的能力较强，但FPGA相比于DSP的优势在于时序控制能力强，处理速度快，数据是并行进行处理的，所以处理速度比DSP快。由于FPGA的高度可编程性，可以快速反复地编程、修改、调试，可以对平台进行充分的设计开发与验证，以FPGA为模型而量产的ASIC专用芯片也非常适合降噪平台的推广普及，对车内主动降噪技术的市场化提供了思路。近年来逐渐有更多的学者研究该算法的FPGA实现，但其逻辑资源占用率、硬件乘法器占用率都较高，不利于该项技术的市场化推广。

现有的技术中，虽然有极少的方案为基于FPGA的优化资源配置的FXLMS算法的硬件实现，但没有方案是(1)对滤波器的时延进行资源优化配置(2)基于严谨的线性序列机实现该算法，以达到较高的运算速度。

发明内容

本发明为了克服现有技术存在的不足之处，提供一种基于序列机的FXLMS算法的FPGA实现模块，以期能进一步降低硬件资源消耗，并能实现较高的FPGA处理速度。

本发明为解决技术问题采用如下技术方案：

本发明一种基于序列机的FXLMS算法的FPGA实现模块的特点包括：基于D_RAM的输入信号延时模块、基于序列机的全并行运算模块；

所述基于D_RAM的输入信号延时模块接收外部的第n时刻输入信号x(n)并通过写指针写入第i个地址中，且0≤i≤M-1；读指针从第i个地址开始，依次按照第i-1个地址，第i-2个地址，……，第i+2个地址，第i+1个地址的顺序读出相应地址存储的数据并传递给所述基于序列机的全并行运算模块，从而实现对M列一维向量x(n)＝[x(n),x(n-1),…,x(n-M+1)]的一次延时；

所述基于序列机的全并行运算模块依次接收所述输入信号延时模块发送的M个的数据，并依次对M个的数据进行定系数滤波处理，得到1行N列定系数滤波信号Fx(n)＝[Fx(n),Fx(n-1),…,Fx(n-N+1)]；其中，Fx(n)表示第n时刻x(n)经定系数滤波得到的数据；再对定系数滤波信号Fx(n)进行自适应滤波处理，得到自适应滤波信号y(n)；最后更新自适应滤波器权值w(n)＝[w_n(0),w_n(1),…,w_n(N-1)]，其中，w_n(N-1)表示自适应滤波器第n时刻的第N个权值；

本发明所述的FPGA实现模块的特点也在于，所述基于序列机的全并行运算模块包括3个D_RAM，4个乘法器和3个加法器：

第二D_RAM2以读地址Raddr2递增的方式将所存储的定系数滤波器的权值h(0)、h(1)···h(M-1)依次读出给第一乘法器Mult1；其中，h(M-1)表示定系数滤波器的第M个权值；

第一乘法器Mult1依次接收所述输入信号延时模块发送的M个的数据及定系数滤波器的权值h(0)、h(1)···h(M-1)，并依次计算x(n)*h(0)、x(n-1)*h(1)···x(n-M+1)*h(M-1)；