[发明专利]一种基于FPGA的TOE数据拼接系统及方法

说明书

本发明公开了一种基于FPGA的TOE数据拼接系统及方法，通过比较数据报文信息与缓存数据块信息，将数据报文与缓存数据块拼接成新的数据块。本发明利用FPGA大规模逻辑资源和并行处理的优点，结合大规模链接下的数据拼接处理，提高了TOE对于丢包、重复、乱序报文的处理效率，提升网络适应性；此外，针对概率很低的完全覆盖拼接则采用重传的方式，降低设计难度的同时保证了拼接效率。

技术领域

本发明涉及数据处理技术领域，尤其涉及一种基于FPGA的TOE数据拼接系统及方法。

背景技术

由于TCP协议为用户提供了可靠传输功能，因此被广泛应用于各种网络应用中。相较传统的软件实现方案，TOE(TCPoffloadengine)采用硬件实现TCP/IP协议的处理，释放处理器资源的同时又能提高网络处理能力，而采用FPGA实现的TOE可以灵活满足各种定制化需求，目前被广泛应用于各种专用设备中。

由于报文经过网络可能导致乱序、丢失、重复等现象，如附图1所示，因此TCP/IP协议栈需要对接收报文进行拼接整形，然后将完整正确的数据块上传应用层或者后续模块处理。数据流报文整形的效率极大的影响了TOE的处理性能和网络适应能力，如何实现高链接数下高速有效的数据拼接是问题的关键，目前主流CPU的内核都集成了TCP/IP协议栈，用户通过Socket套接字调用服务，实现数据的可靠传输；采用软件可以相对简单的实现数据拼接，但是在高链接数的时候会占用极大的处理器资源，且处理效率会显著降低。

发明内容

本发明的目的就在于为了解决上述问题而提供一种基于FPGA的TOE数据拼接系统，包括MAC处理单元、IP处理单元、连接管理单元、CAM表控制管理单元、数据拼接控制管理单元、窗口控制管理单元、指令控制单元、流控处理单元与存储单元；所述MAC处理单元IP处理单元分别与链接管理单元、存储单元相连；所述链接管理单元分别与CAM表控制单元、数据拼接控制管理单元相连；所述数据拼接管理单元与窗口控制管理单元、指令控制单元输入端相连；所述指令控制单元分别与流控处理单元、存储单元相连；

所述数据拼接控制管理单元用于根据接收的数据报文，生成读写指令并发送至指令控制单元，同时将窗口大小数据发送至窗口控制管理单元，根据最大链接数、最小窗口大小以及最大缓存大小为每个链接分配缓存空间，记录当前每条流对应存储单元的缓存状态，包括期望的字节指针、缓存空洞数、数据块的起始编号以及当前数据块长度；

所述指令控制单元用于读写控制与数据对齐，读写控制包括读写数据起始地址与长度。

所述CAM表控制管理单元用于TCP每条链接的四元组与内部链接号的映射和反映射，四元组包括源IP、目的IP、源端口与目的端口。

一种基于FPGA的TOE数据拼接方法，包括如下步骤：

S1:接收数据报文，获取数据报文的起始字节编号和长度

S2:对比数据报文的起始字节编号和期望字节编号，若起始字节编号和期望字节编号相等，则数据报文为期望的顺序报文，期望字节编号更新为期望字节编号与数据报文的长度之和，转S4；若起始字节编号大于期望字节编号则数据报文为乱序报文，转S3；否则若起始字节编号小于期望字节编号，丢弃重复数据报文；

S3:比较数据报文信息与缓存数据块信息：

S31:若数据报文的起始字节编号与数据报文的长度之和等于缓存数据块起始字节编号，则该数据报文能够在缓存数据块前面拼接成新的数据块；

刷新缓存数据块信息，更新缓存数据块起始字节编号等于数据报文的起始字节编号，缓存数据块长度更新为缓存数据块长度与数据报文的长度之和；

S32:若数据报文的起始字节编号与数据报文的长度之和大于缓存数据块起始字节编号，则该数据报文与缓存数据块能拼接成新的数据块，且缓存数据块的前面被覆盖；