[发明专利]一种延时电路及基于fpga锁相环的延时方法

权利要求书

1.一种延时电路，其特征在于：所述延时电路包括第一延时单元(1)和第二延时单元(2)，所述第一延时单元(1)的输出端与第二延时单元(2)的输入端电连接；

所述第一延时单元(1)用于产生时钟脉冲周期整数倍的延时信号；所述第二延时单元(2)用于将第一延时单元(1)输出的延时信号再延时小于时钟脉冲周期的延时信号。

2.如权利要求1所述的延时电路，其特征在于：所述第一延时单元(1)包括第一D触发器(D1)和第一计数器(C1)，所述第一D触发器(D1)的时钟端为信号输入端，所述第一D触发器(D1)的输出端与第一计数器(C1)的复位端电连接，所述第一计数器(C1)的输出端与第二延时单元(2)的输入端电连接；

所述第一计数器(C1)的时钟端与时钟脉冲发生器电连接。

3.如权利要求2所述的延时电路，其特征在于：所述第二延时单元(2)包括第二D触发器(D2)和第三D触发器(D3)，所述第一计数器(C1)的输出端与第二D触发器(D2)的输入端电连接，所述第二D触发器(D2)的输出端与第三D触发器(D3)的时钟端电连接；

所述第二D触发器(D2)的时钟端与时钟脉冲发生器电连接；

所述第三D触发器(D3)的输出端用于输出延时信号。

4.如权利要求3所述的延时电路，其特征在于：所述延时电路还包括用于调节延时信号脉冲宽度的脉冲宽度调节单元(3)，所述第三D触发器(D3)的输出端与脉冲宽度调节单元(3)的输入端电连接，所述脉冲宽度调节单元(3)的输出端与第一D触发器(D1)的复位端、第三D触发器(D3)的复位端电连接。

5.如权利要求4所述的延时电路，其特征在于：所述脉冲宽度调节单元(3)包括第四D触发器(D4)、第二计数器(C2)和反相器(31)，所述第三D触发器(D3)的输出端与第四D触发器(D4)的输入端电连接，所述第四D触发器(D4)的输出端与第二计数器(C2)的复位端电连接，所述第二计数器(C2)的输出端与反相器(31)的输入端电连接，所述反相器(31)的输出端与第一D触发器(D1)的复位端、第三D触发器(D3)的复位端、第四D触发器(D4)的复位端电连接；

所述第四D触发器(D4)的时钟端和第二计数器(C2)的时钟端均与时钟脉冲发生器电连接。

6.如权利要求3或4或5所述的延时电路，其特征在于：所述第二D触发器(D2)为单稳态触发器。

7.如权利要求1所述的延时电路的基于fpga锁相环的延时方法，其特征在于，包括如下步骤：

S1，fpga向延时电路输入信号trig_N，获取延时时间T_D之后的信号，时间T_D为通过时钟脉冲周期T和时钟脉冲在T内移相之后获取的；

S2，通过fpga调节步骤S1中的延时时间T_D之后的信号的脉冲宽度，获取脉冲宽度为T_W的信号trig_N+1。