[发明专利]时钟门控单元及集成电路

说明书

提供了时钟门控单元及集成电路。所述时钟门控单元可包括：第一2‑输入逻辑门，所述第一2‑输入逻辑门被配置为接收时钟输入和第一信号并且生成第二信号；反相器，所述反相器被配置为接收所述第二信号并生成时钟输出；以及3‑输入逻辑门，所述3‑输入逻辑门包括第二2‑输入逻辑门，所述3‑输入逻辑门被配置为生成所述第一信号。所述第一2‑输入逻辑门和所述第二2‑输入逻辑门通过交叉耦接形成置位复位(SR)锁存器，所述3‑输入逻辑门包括反馈晶体管，所述反馈晶体管被配置为独家接收所述第一2‑输入逻辑门的内部信号，并且所述反馈晶体管被所述内部信号的激活被配置为：通过防止第一节点的上拉或下拉来避免竞争状况，在所述第一节点处所述第一信号被生成。

相关申请的交叉引用

本申请要求于2019年10月30日在韩国知识产权局提交的韩国专利申请No.10-2019-0136905的优先权，所述韩国专利申请的公开内容通过引用全部包含于此。

技术领域

本公开涉及时钟门控单元(clock gating cell)，更具体地，涉及低功率时钟门控单元以及包括该时钟门控单元的集成电路。

背景技术

处理数字信号的集成电路可以与时钟信号同步地操作。例如，集成电路可以包括数字电路，该数字电路通过响应于时钟信号的上升沿和/或下降沿处理输入信号来生成输出信号。当未出现时钟沿时，数字电路的操作可能会中断。时钟门控可以指通过选择性地提供时钟信号来停止或恢复数字电路的操作，并且可以通过时钟门控来降低数字电路的功耗。

集成电路可以包括时钟门控电路，即，时钟门控单元，其响应于控制信号选择性地输出时钟信号，其中，会需要时钟门控单元停止和恢复时钟信号的提供以防止接收时钟信号的数字电路的故障，并且同时会需要时钟门控单元具有高效率，例如，减小的面积和低功耗。

发明内容

示例实施例提供具有减小的面积和低功耗的用于执行时钟门控的时钟门控单元以及包括该时钟门控单元的集成电路。

根据示例实施例的一方面，提供一种包括时钟门控单元的集成电路，其中，所述时钟门控单元包括：第一2-输入逻辑门，所述第一2-输入逻辑门被配置为接收时钟输入和第一信号并且生成第二信号；反相器，所述反相器被配置为接收所述第二信号并且生成时钟输出；以及3-输入逻辑门，所述3-输入逻辑门包括第二2-输入逻辑门，所述3-输入逻辑门被配置为生成所述第一信号，其中，所述第一2-输入逻辑门和所述第二2-输入逻辑门通过交叉耦接形成置位复位(SR)锁存器，所述3-输入逻辑门包括反馈晶体管，所述反馈晶体管被配置为独家接收所述第一2-输入逻辑门的内部信号，并且所述反馈晶体管被所述内部信号的激活被配置为：通过防止第一节点的上拉或下拉来避免竞争状况，在所述第一节点处所述第一信号被生成。

根据示例实施例的一方面，提供一种时钟门控单元，包括：第一与非门，所述第一与非门被配置为接收时钟输入和第一信号并且生成第二信号；反相器，所述反相器被配置为接收所述第二信号并且生成时钟输出；以及2-1或与非(OAI)门，所述2-1OAI门包括第二与非门，所述2-1OAI门被配置为生成所述第一信号，其中，所述第一与非门和所述第二与非门通过交叉耦接形成置位复位(SR)锁存器，并且其中，所述2-1OAI包括：第一n沟道场效应晶体管(NFET)，所述第一NFET被配置为接收反相使能输入；第二NFET，所述第二NFET被配置为接收所述第二信号；第三NFET，所述第三NFET被配置为接收所述时钟输入；和第四NFET，所述第四NFET与所述第三NFET串联连接在第一节点与接地节点之间，在所述第一节点处所述第一信号被生成，所述第四NFET被配置为独家接收所述第一与非门的内部信号以避免竞争状况。