[发明专利]一种分数型分频比锁相环

说明书

本发明公开了一种分数型分频比锁相环，包括：压控振荡器，提供多个不同相位的振荡时钟信号；分数分频器，包括：多模数分频器，连接压控振荡器以接收第一振荡时钟信号并提供第一分频时钟信号；相位旋转器，基于多个振荡时钟信号对第一分频时钟信号采样得到多个采样信号；以及相位插值器，接收相位相邻的两个采样信号作为第一门限信号和第二门限信号，在第一门限信号和第二门限信号之间进行线性插值得到第二分频时钟信号，相位插值器的工作频率低于压控振荡器的工作频率。本申请基于相位旋转器、相位插值器对多模分频器提供的第一分频时钟信号分频，可以得到更高分辨率更高线性度的分数分频器，降低了环路的量化噪声。

技术领域

本发明涉及集成电路技术领域，更具体地，涉及一种超精细地分数型分频比锁相环技术。

背景技术

FPGA(Field Programmable Gate Array，可编辑逻辑门阵列)在ASIC(Application Specific Integrated Circuit，专用集成电路)领域中属于半定制集成电路，由于FPGA布线资源丰富、可重复编程并且集成度高，在数字电路领域得到了广泛的应用。然而，FPGA中的数字信号和时钟信号的频谱成份包含有高次谐波，信号本身及其多次谐波在电子系统内部和系统之间会产生电磁干扰(EMI)。目前，常通过在FPGA内部设计扩频时钟产生电路，在一定频率范围内对时钟信号进行频率调制进而使得时钟信号的频率产生抖动，降低电磁干扰(EMI)。

扩频时钟产生电路大部分基于PLL(Phase-lockedLoop，锁相环)实现。在扩频时钟产生电路或者锁相环中常采用三角积分调制器进行频率调制，而采用三角积分调制器调制得到的波形与模拟信号相似但存在失真，这种失真在电路中称为量化噪声。为了减少三角积分调制器带来的量化噪声，常采用增加参考时钟频率、数模转换器补偿、有限脉冲响应滤波、分数分频器等技术抑制量化噪声。对于分数分频器技术来说，如果分频器精度不高，抑制量化噪声的效果并不好。

发明内容

为了解决上述现有技术存在的问题，本发明采用相位旋转器和相位插值器相结合的方式提出了一种超精细分数分频比型锁相环技术，使得量化噪声非常小并可能完全淹没在环路白噪声之中。量化噪声的显著下降带来的好处是多方面的，使得增加锁相环的带宽成为可能，提高整个环路的性能，甚至在分数分频锁相环中去掉三角积分调制器。

根据本发明实施例提供了一种分数型分频比锁相环，包括：压控振荡器，提供多个不同相位的振荡时钟信号；以及分数分频器，所述分数分频器包括：多模数分频器，连接所述压控振荡器以接收第一振荡时钟信号并提供第一分频时钟信号；相位旋转器，分别连接所述压控振荡器和所述多模分频器，基于所述多个振荡时钟信号对所述第一分频时钟信号采样并得到多个采样信号；以及相位插值器，接收相位相邻的两个采样信号并作为第一门限信号和第二门限信号，以根据控制字在所述第一门限信号和所述第二门限信号之间进行线性插值以得到第二分频时钟信号，其中所述相位插值器的工作频率低于所述压控振荡器的工作频率。

可选地，所述相位旋转器包括：采样单元，包括多个触发器，每个触发器基于一个振荡时钟信号对所述第一分频信号采样得到对应的采样信号；以及多工器，连接所述采样单元接收所述多个采样信号，并输出相邻相位的两个采样信号作为第一门限信号和第二门限信号。