[发明专利]一种改善衬底电阻率的衬底晶圆结构以及制备方法

说明书

本发明公开了一种改善衬底电阻率的衬底晶圆结构以及制备方法，涉及一种半导体衬底晶圆，包括：按照晶圆厂商所提供的衬底晶圆，划分成不同电阻率范围；选取不同电阻率范围的衬底晶圆，进行离子注入或掺杂，在表面一定窗口范围内形层高浓度表面区域，注入或掺杂的离子在窗口表面以下以高斯分布的形式存在，并通过高温扩散形成的三维晶圆结构通过多次实验形成不同注入或掺杂窗口和注入或掺杂深度与降低电阻率百分比的对应关系表；在后期的衬底晶圆电阻率的改善上，对应表进行高效精准的衬底晶圆电阻率优化本发明实用性强，控制方案好，效果明显，在性能大幅提高的同时极大方便了户的需求，降低制作成本，满足当下的工艺条件。

技术领域

本发明涉及一种半导体衬底，特别涉及一种改善功率器件衬底电阻率的晶圆结构以及工艺制备方法。

背景技术

功率半导体器件制造的主要原材料是单晶外延片和单晶抛光片，单晶抛光片也就是衬底层，主要在外延生长、器件制造的过程中起到支撑的作用，通过在衬底上生长外延层用于器件的制造。在硅基器件制造上，由于硅材料具有硬、脆的属性，在单晶外延片以及衬底都需要一定的厚度来增加其强度，足够支撑器件制备的操作。

硅基器件具有足够厚的衬底，导致衬底电阻在器件总电阻占比较大，影响器件性能。在器件制造过程中必须要减薄衬底层，从而减小衬底电阻，减小器件在工作过程中的总损耗，但衬底减薄过程不仅需要很高的成本且工艺实现难度较大。

随着对器件高转换效率、高功率密度的要求不断提高，在功率器件制造过程中也在不断优化各个部分的电阻。对于垂直导电结构的小功率器件Si MOSFET，随着技术的更新迭代，其转换效率在不断提高，功率密度也不断上升，导致衬底电阻在器件总电阻中占比不断凸显，由于受限于传统半导体衬底减薄工艺，衬底厚度不能得到有效的减薄，小功率器件的功耗的瓶颈不能得到有效的大幅降低。此外，晶圆供应商所提供的抛光片是采用直拉法工艺所制备的，对于硅N型抛光片其均匀掺杂，电阻率一般在0.0006～0.0007Ω•cm，由于受到工艺和制造成本的限制，无法实现很高的掺杂浓度来改善电阻率。综上，衬底电阻的较大占比成为在硅基垂直导电结构的小功率器件在实现高转换效率，高功率密度的持续发展上的关键瓶颈。

发明内容

本发明的目的在于针对上述现有技术的不足，提供了一种改善功率器件衬底电阻率的晶圆结构以及工艺制备方法，目的在于减小衬底电阻率，降低损耗，提高硅基功率器件的性能，以解决上述背景技术中提出的问题。

为实现上述目的，本发明采用了如下技术方案：

本发明提供了一种改善器件衬底晶圆电阻率的晶圆结构以及制备方法，包括半导体衬底晶圆、离子注入或掺杂窗口、例子注入或掺杂深度，注入或掺杂的离子在衬底晶圆的内部分布，所述半导体衬底晶圆表面进行离子注入或掺杂，窗口表面形成高浓度区域，注入或掺杂的离子在衬底晶圆内部以高斯扩散的形式分布。

进一步，根据不同晶圆厂商提供的所述衬底晶圆进行电阻率划分范围区间。

进一步，根据不同所述离子注入或所述掺杂窗口的大小来改善电阻率。

进一步，在控制所述离子注入或所述掺杂窗口的同时优化离子注入或掺杂的深度对电阻率的优化。

进一步，单面所述离子注入或掺杂能改善所述衬底晶圆的电阻率；或双面所述离子注入或掺杂，注入深度上实现单面所述离子注入或掺杂深度的一半，能够实现所述衬底晶圆电阻率降低50%左右。

进一步，晶圆厂商提供不同电阻率的所述衬底晶圆，可以提供不同的优化参数。

进一步，在不同的所述离子注入或掺杂间隔疏密情况下，在高温扩散后的分布形成不同的分布结构，注入或掺杂的间隔疏高温扩散后形成多个柱形结构分布，注入或掺杂的间隔密高温扩散后形成波浪柱状结构分布。

进一步，一种改善器件衬底晶圆电阻率的晶圆结构，包括以下工艺方法：