[发明专利]基于高层次综合的国密算法SM4加速处理方法及系统

说明书

本公开公开了基于高层次综合的国密算法SM4加速处理方法及系统，FPGA对发送到服务器的待国密算法处理的数据包进行处理，在FPGA上布置好HLS生成的SM4加密的IP核，使用python对IP核进行调用，并且封装成为SM4加密函数；FPGA从服务器内存中将待国密算法处理的数据包进行读取；通过python对SM4加密函数进行调用，实现待国密算法处理的数据包的处理，形成经国密算法处理后的数据包；FPGA将经过国密算法处理后的数据包传送给服务器的内存。

技术领域

本申请涉及国密算法嵌入式技术领域，特别是涉及基于高层次综合的国密算法SM4加速处理方法及系统。

背景技术

本部分的陈述仅仅是提到了与本申请相关的背景技术，并不必然构成现有技术。

国密算法是国家密码局制定标准的一系列算法。其中包括了对称加密算法，椭圆曲线非对称加密算法，杂凑算法。具体包括SM3,SM4等。国密算法广泛应用于数据加密、数字签名等场景。由于国家对信息安全的重视，国密算法现在被广泛使用。如何快速、高性能且低功耗的运行国密算法是当前研究的热点之一。

在商用密码体系中，SM4主要用于数据加密，其算法公开，分组长度与字符串长度互换128位，加密算法与密钥扩展算法都采用32轮非线性变换结构，S盒为固定的8位输入8比特输出。

在从低功耗嵌入式系统到高性能计算体系结构的计算机系统中，现场可编程门阵列(Field-programmable Gate Array，FPGA)成为越来越受欢迎的设计选择。传统的带有寄存器传输级别(Register-Transfer Level，RTL)编程的FPGA设计需要大量的体系结构和电路经验，这是容易出错和耗时的。高级综合(High-level Synthesis，HLS)工具将C/C++内核编译为相应的硬件描述语言(Hardware Description Language，HDL)模块。近年来，HLS工具在复杂FPGA异构系统设计中得到了广泛的应用，缩短了上市时间，降低了系统设计复杂度。

现有的对SM4实现的硬件平台有中央处理器(Central Processing Unit，CPU)、专用集成电路(Application Specific Integrated Circuit，ASIC)和现场可编程逻辑门阵列(FPGA)。CPU存在功耗大，加速慢的缺点；ASIC作为专用电路，相比于FPGA其运行速度快且功耗低，但其通用性差、设计困难复杂且成本较高。

针对国密算法SM4在实现速度慢、功耗大、灵活度差等问题，亟需设计国密算法SM4加速实现的方法，以解决国密算法SM4运行速度慢、嵌入式开发灵活性差以及硬件开发时间长的问题。

发明内容

为了解决了解决现有的SM4算法嵌入式平台灵活度不够、运行速度慢和硬件开发时间长的问题，本申请提供了基于高层次综合的国密算法SM4加速处理方法及系统；

第一方面，本申请提供了基于高层次综合的国密算法SM4加速处理方法；

基于高层次综合的国密算法SM4加速处理方法，对发送到服务器的待国密算法处理的数据包进行处理，包括：

利用高层次综合HLS通过高级程序语言实现国密算法SM4；对高级程序语言进行仿真处理；

仿真处理正常通过后，进行综合，得到综合报告，通过综合报告观察国密算法的性能；使用高层次综合HLS实现对国密算法SM4进行优化，通过联合仿真，最后导出IP核，从而让高层次综合HLS自动实现高级程序语言到硬件语言的转换，同时对比综合报告，计算得到国密算法SM4的吞吐量以及加速比；

将IP核加载到Vivado中进行电路的连接，生成控制FPGA的文件，将控制FPGA的文件导入到PYNQ平台上，从而实现将IP核部署到FPGA上；