[发明专利]一种实时时钟的数字校准方法及电路

说明书

本发明涉及集成电路设计技术领域，公开了一种实时时钟的数字校准方法及电路。包括：计数单元、校准值配置单元、译码单元、对比单元、校准脉冲产生单元和逻辑与单元。首先，通过计数单元产生校准窗口(每2²¹个源时钟周期)；其次，通过校准值配置单元配置校准值(校准窗口内要减少的时钟脉冲数)；再次，译码单元对所配置校准值进行译码得到译码值(校准值对应的校准窗口计数值)；然后，通过对比单元进行对比，匹配后产生校准脉冲；最后，通过逻辑与单元将校准脉冲产生单元和源时钟进行逻辑与得到校准后时钟。本发明提供的数字校准方法解决了实时时钟受外部晶振误差影响不准的问题，校准分布均匀，校准精度达到0.477ppm。

技术领域

本发明涉及时钟校准技术领域，特别涉及一种高精度、均匀的实时时钟数字校准方法及电路。

背景技术

实时时钟芯片是日常生活中应用最为广泛的消费类电子产品之一。它为人们提供精确的实时时间，或者为电子系统提供精确的时间基准，适合于一切需要低功耗及准确计时的场合。

目前实时时钟芯片大多采用精度较高的晶体振荡器作为时钟源，而晶振会受到外部环境如温度、湿度和老化等因素的影响，时钟频率无法保持在期望值，随着使用时间变长，就会导致时钟计时越来越不准，误差越来越大。

因此，为了解决实时时钟受晶振误差影响，计时不准的问题，本发明提出一种实时时钟的数字校准方法及电路。

发明内容

本发明要解决的技术问题是提供一种实时时钟的数字校准方法，当实时时钟芯片的晶振受外部环境因素影响误差较大时，通过数字校准的方式进行灵活、均匀调整，保证实时时钟准确计时。

本发明包括以下内容：包括：计数单元、校准值配置单元、译码单元、对比单元、校准脉冲产生单元和逻辑与单元。首先，通过计数单元产生校准窗口(2²¹个源时钟周期)；其次，通过校准值配置单元配置校准值(校准窗口内要减少的时钟脉冲数)；再次，译码单元对所配置校准值进行译码得到译码值(校准值对应的校准窗口计数值)；然后，通过对比单元进行对比，匹配后产生校准脉冲；最后，通过逻辑与单元将校准脉冲产生单元和源时钟进行逻辑与得到校准后时钟。该方法可以实现对实时时钟的高精度均匀数字校准，校准精度达到0.477ppm，校准范围为0～487.971ppm，可满足大多数应用的需求。

附图说明

图1为实时时钟校准电路的电路结构图；

图2为实时时钟校准电路的校准波形示意图。

具体实施方式

下面结合附图与具体实施方式对本发明作进一步详细的说明：

本发明一种实时时钟的数字校准方法及电路的电路结构如图1所示，包括：计数单元、校准值配置单元、译码单元、对比单元、校准脉冲产生单元和逻辑与单元。

计数单元的一端与源时钟相连，产生校准窗口，另一端与对比单元相连；校准值配置单元用于配置校准值，与译码单元相连；译码单元的一端与校准值配置单元相连，用于对配置校准值进行译码，另一端与对比单元相连；对比单元的一端与计数单元相连，另一端与译码单元相连，将译码值与计数值进行对比；校准脉冲产生单元的一端与对比单元相连，当对比结果匹配后产生校准脉冲，另一端与逻辑与单元相连；逻辑与单元的一端与源时钟相连，一端与校准脉冲产生单元相连，通过校准脉冲与源时钟逻辑与，最终得到校准后时钟。

首先，通过计数单元产生校准窗口；其次，通过校准值配置单元配置校准值；再次，译码单元对所配置校准值进行译码得到译码值；然后，通过对比单元进行对比，匹配后产生校准脉冲；最后，通过逻辑与单元将校准脉冲产生单元和源时钟进行逻辑与得到校准后时钟。通过以下五个步骤实现：

步骤1、通过计数单元产生校准窗口，采用21bit计数器进行周期性计数，每2²¹源时钟周期为一个校准窗口。