[发明专利]一种基于优先级分区的任务加速优化方法及装置

说明书

本发明公开了一种基于优先级分区的任务加速执行优化方法及装置，通过预定义任务优先级，以及为各优先级任务配置内存分区和标记字符，在应用业务程序编译之前通过工具自动将预先定义的标记字符放在对应优先级任务的任务函数及其数据区，在程序链接时将相同优先级的任务划分在同一片连续的内存分区中。在程序引导的过程中，将最高优先级的代码锁定在指令Cache中，使最高优先级的代码指令能够以更高的效率、更稳定的执行时间运行，解决采用通用CPU替换专用DSP时高优先级中断执行时间不稳定、执行效率不高的问题。

技术领域

本发明属于数据处理技术领域，具体的说，涉及一种基于优先级分区的任务加速优化方法及装置。

背景技术

随着通用CPU集成度和性能的提高，专用数字信号处理器DSP的发展受到了严重的制约，通用CPU取代专用DSP已经逐渐成为趋势。目前主要DSP厂商(如TI、ADI)已经停止新的DSP发展路标的投入，也开始加大通用CPU的投资。作为整机厂家，也需紧跟技术发展的趋势，否则整机集成将会跟不上市场竞争环境。而通用CPU芯片普遍没有DSP的片内RAM的概念，仅有多级Cache的概念。故其高优先级任务在通用CPU中执行时，因有些代码在DDR-ram中，有些代码在Cache中。当执行过程中因每次执行的程序分支不同，可能导致前次完全在Cache中取指，而本次需要从DDR-ram中取指，这样将导致高优先级任务各次执行的时间差别很大，无法确保任务周期的可信度，使实时控制算法难以按照预定的周期执行，容易造成控制混乱，执行错误，无法完成预定的控制任务。专用数字信号处理器DSP一般都有片内ram空间，指令可放入片内执行，从而确保指令执行的效率和执行时间的稳定性。

工业控制及电力二次设备的控制实时性要求非常高，其控制周期均在毫秒以内，在一些场景中，甚至要求达到了10us的量级。如果高优先实时任务执行时间不稳定，将导致设备控制逻辑出错，造成误动、拒动，可能造成大面积停电事故。因此，采用通用CPU替代专用DSP开发电力二次设备，必须解决通用CPU高优先级任务执行时间的稳定性。一般通用CPU会配备一定数量的片内Cache空间，用于加快指令的执行。但因通用CPU在Cache使用上采用各种预测，可能导致程序执行不同分支时，指令执行时间不同，造成这种情况的主要原因是只有部分指令缓冲在Cache中，还有部分指令在DDR-ram中，当执行过程中出现Cache指令和DDR-ram指令需要互换时，将显著增加指令的执行时间。而Cache由CPU自动预测管理，一般无法确保高优先级任务的所有执行分支全部放入Cache，因此任务执行时间波动很大，这不能适用工业控制、电力二次设备等实时性要求高的应用场景，急需改进高优先级任务的执行机制。

当前，在CPU性能提升及优先级优化方面的现有技术中，多数用于解决芯片设计和布局，也有一些用于改进操作系统任务调度的算法，并不能解决硬实时指令执行稳定性的问题。

发明内容

本发明的目的在于解决高优先级任务Cache和DDR-ram切换造成的执行时间不稳定的问题，提供一种基于优先级分区的任务加速执行优化方法及装置，将代码指令按优先级分区，编译链接自动链接不同优先级代码，最终实现高优先级代码锁定在内部高速Cache存储器中，实现了高优先级任务硬实时执行。

为达到上述目的，本发明采用的技术方案如下：

本发明提供一种基于优先级分区的任务加速执行优化方法，包括：

根据应用业务需求划分任务优先级，以及对各优先级任务进行配置；

根据优先级任务配置将应用业务的待执行任务加入到指定优先级的任务队列中，生成应用业务程序源代码；

根据优先级任务配置对应用业务程序源代码进行标记，生成标记后的源代码；

根据标记后的源代码修改编译链接脚本；