[发明专利]高速串行接口芯片的非线性度测试方法及其装置

说明书

本申请公开了一种高速串行接口芯片的非线性度测试方法及其装置，几乎不需要任何测试设备，测试成本极低。该方法包括：提供第一本振时钟至数据源，提供第二本振时钟至待测芯片，所述第一本振时钟与所述第二本振时钟的频率不同；所述数据源输出数据信号至所述待测芯片，所述待测芯片包括时钟与数据恢复电路；所述时钟与数据恢复电路锁定后，对所述待测芯片生成的控制数码进行采样，计算所述控制数码的统计值并根据所述统计值计算差分非线性度和积分非线性度。

技术领域

本发明一般涉及集成电路技术领域，特别涉及一种高速串行接口芯片的非线性度测试方法及其装置。

背景技术

数控相位插值器通常应用于高速串行接口芯片接收端的时钟与数据恢复电路中。它的输入通常为正交的时钟信号，根据输入控制数码的不同，可以通过插值的办法产生多相位的时钟。参考图1所示，相位插值器的基本原理可以由下式来解释：

其中，α和β分别代表两个正交时钟信号的控制数码，sinθ和cosθ代表两个正交时钟信号。通过数字电路调节不同的α和β的值，可以产生0°～360°之间的各种相位。实际电路设计中，控制数码的位数是有限的，所以名义上可以产生的相位数也是有限的。假设控制数码的位数为M，则其对应的相位插值器相位数为N＝2^M。

相位插值器通常为时钟与数据恢复的电路的重要组成部分，它的性能优劣直接决定了整个串口芯片的整体性能，所以对于它性能的评估是串口芯片测试的重要部分。衡量一个相位插值器性能好坏的一个重要参数就是它的线性度，即各个产生相位间隔的一致性。线性度通常分为差分非线性(DNL)和积分非线性(INL)。差分非线性用来衡量相邻两个相位之间的间隔与理想间隔之间的偏差。积分非线性用来衡量相位的绝对位置与其理想位置之间的偏差

在现在的高速接口芯片中，由于插值器通常会工作在几G赫兹，甚至十几G，几十G赫兹，每个相位间隔通常只有数百个甚至几十个飞秒(fs，即10^-15)量级。如果要实际通过仪器测量这种电路的线性度非常困难。因为一方面需要将相位插值器输出的高速时钟信号送到芯片的输出端口，这种高速的芯片输出端口的设计是非常困难的，而且对封装，测试板甚至测试线缆的要求都非常高，需要花费巨大的成本完成信号的输出。即便如此，信号在传输过程中会经历很多的非理想因素的干扰，如电路噪声，封装及测试板引入的反射，串扰等等。这些都会影响到测试结果的准确性。另一方面，测试如此小的相位间隔，通常需要非常昂贵的实时采样示波器。然而对于56G甚至112G的高速串口芯片，即使现在最先进的采样示波器也很难保证有足够的分辨率，准确的测量飞秒级的相位偏差。

为了避免上述问题，有些电路设计工程师会在接口芯片中专门设计一些辅助电路，用于测量相位插值器的性能。但是这些电路会增加芯片的面积开销，有些还会成为相位积分器额外的负载，会降低其动态性能，得不偿失。

发明内容

本发明的目的在于提供一种高速串行接口芯片的非线性度测试方法及其装置，几乎不需要任何测试设备，测试成本极低。

本申请的一方面公开了一种高速串行接口芯片的非线性度测试方法，包括：

提供第一本振时钟至数据源，提供第二本振时钟至待测芯片，所述第一本振时钟与所述第二本振时钟的频率不同；

所述数据源输出数据信号至所述待测芯片，所述待测芯片包括时钟与数据恢复电路；

所述时钟与数据恢复电路锁定后，对所述待测芯片生成的控制数码进行采样，计算所述控制数码的统计值并根据所述统计值计算差分非线性度和积分非线性度。

在一优选例中，根据所述统计值采用以下公式计算所述差分非线性度

DNL_i＝-(B_i+1-B_i)/LSB