[发明专利]一种无需单独核心电源域的掉电保持电路

说明书

本发明公开了一种无需单独核心电源域的掉电保持电路，包括：保持控制信号产生电路、保持电路以及把核心电压VDD电平的输入信号IN转换为输入输出电压VDDIO电平的输出信号OUTP和输出信号OUTN的电平转换电路，其中，所述保持控制信号产生电路包括：第一至第五NMOS管、第一至第五PMOS管以及电阻，所述保持电路包括：第六至第九PMOS管、第六至第九NMOS管。使设计得到简化，方便了布局布线，节省了版图面积。

技术领域

本发明涉及掉电保持电路。

背景技术

DDR(双倍速率同步动态随机存储器)断电模式中，核心模块电源关闭，从而实现低功耗。该模式下需要保持断电前的信号状态，以使退出断电模式时，断电前的信号能被迅速读取。通常需要一块单独的核心电源域，来维持核心信号状态。

发明内容

本发明的目的在于提供一种无需单独核心电源域的掉电保持电路，使设计得到简化，方便了布局布线，节省了版图面积。

实现上述目的的技术方案是：

一种无需单独核心电源域的掉电保持电路，包括：保持控制信号产生电路、保持电路以及把核心电压VDD电平的输入信号IN转换为输入输出电压VDDIO电平的输出信号OUTP和输出信号OUTN的电平转换电路，其中，

所述保持控制信号产生电路包括：第一至第五NMOS管、第一至第五PMOS管以及电阻，

所述第一至第五PMOS管各自的源极连接输入输出电压VDDIO；所述第一至第五NMOS管各自的源极接地VSS；

所述第一PMOS管的漏极连接所述第一NMOS管的漏极；所述第二PMOS管的漏极连接所述第二NMOS管的漏极；所述第三PMOS管的漏极连接所述第三NMOS管的漏极；所述第四PMOS管的漏极连接所述第四NMOS管的漏极；所述第五PMOS管的漏极连接所述第五NMOS管的漏极；

所述第一PMOS管的栅极连接所述第三PMOS管的漏极；所述第二PMOS管的栅极连接所述第二NMOS管的栅极；所述第三PMOS管的栅极连接所述第一PMOS管的漏极；所述第四PMOS管的栅极连接所述第三PMOS管的漏极；所述第五PMOS管的栅极连接所述第四PMOS管的漏极；

所述第一NMOS管的栅极通过所述电阻连接核心电压VDD；所述第一NMOS管的栅极连接所述第二PMOS管的栅极；所述第三NMOS管的栅极连接所述第二NMOS管的漏极；所述第四NMOS管的栅极连接所述第三PMOS管的漏极；所述第五NMOS管的栅极连接所述第四PMOS管的漏极；

所述第四PMOS管的漏极和所述第四NMOS管的漏极的相接端输出hold(保持)控制信号；所述第五PMOS管的漏极和所述第五NMOS管的漏极的相接端输出holdb控制信号；

所述保持电路包括：第六至第九PMOS管、第六至第九NMOS管；

所述第六PMOS管和所述第七PMOS管各自的源极连接输入输出电压VDDIO；

所述第六NMOS管和所述第七NMOS管各自的源极接地VSS；

所述第六PMOS管的漏极连接所述第八PMOS管的源极，所述第八PMOS管的漏极连接所述第八NMOS管的漏极；所述第八NMOS管的源极连接所述第六NMOS管的漏极；

所述第七PMOS管的漏极连接所述第九PMOS管的源极，所述第九PMOS管的漏极连接所述第九NMOS管的漏极；所述第九NMOS管的源极连接所述第七NMOS管的漏极；

所述第六PMOS管的栅极和所述第六NMOS管的栅极的相接端连接输出信号OUTP；所述第九PMOS管的漏极和所述第九NMOS管的漏极的相接端连接输出信号OUTP；