[发明专利]半导体结构及其制备方法

说明书

本发明提供一种半导体结构及其制备方法，制备方法包括如下步骤：提供半导体衬底，半导体衬底包括阵列区及外围电路区，在阵列区，半导体衬底上具有多个电容接触孔，电容接触孔底部沉积有第一导电层，在外围电路区，半导体衬底上具有器件层；对第一导电层进行处理，以增大第一导电层的粗糙度；在外围电路区形成导线接触孔，导线接触孔暴露半导体衬底；形成过渡层，过渡层至少覆盖第一导电层表面及导线接触孔暴露的半导体衬底表面；形成第二导电层，第二导电层覆盖过渡层，且填充电容接触孔及导线接触孔。本发明能够在阵列区及外围电路区形成不同厚度的过渡层，大大提高了半导体结构的性能。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其制备方法。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，其存储阵列区由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与位线结构相连、漏极或源极其中之一与位线结构相连、漏极或源极其中之一与电容器相连，位线结构上的电压信号能够控制晶体管的打开或关闭，进而通过位线结构读取存储在电容器中的数据信息，或者通过位线结构将数据信息写入到电容器中进行存储。

随着制程的微缩，动态随机存取存储器中各个导线连接位置的接触电阻显得越发重要。其中，阵列区的电容器与DRAM的晶体管的导电连接位置的接触电阻及外围电路区的MOS管源漏区导线连接位置的接触电阻尤为重要。目前，在制作导线结构时，在沉积金属导线之前先沉积一层过渡层，以减小接触电阻，增加层与层之间的连接性能。

由于阵列区及外围电路区的过渡层是在同一步骤中形成，则阵列区及外围电路区的过渡层的厚度相同。对于阵列区而言，过渡层越厚，其导通电流越大，导线性能越好，而对于外围电路区而言，过渡层太厚，则会引起过高的导通电流，就可能会引起击穿效应，导致漏电增大。

因此，如何在阵列区及外围电路区形成不同厚度的过渡层，成为目前亟需解决的问题。

发明内容

本发明所要解决的技术问题是，提供一种半导体结构及其制备方法，其能够在阵列区及外围电路区形成不同厚度的过渡层，从而能够提高阵列区导线的导电性能，且能够避免外围电路区由于过渡层过厚而漏电。

为了解决上述问题，本发明提供了一种半导体结构的制备方法，其包括如下步骤：提供半导体衬底，所述半导体衬底包括阵列区及外围电路区，在所述阵列区，所述半导体衬底上具有多个电容接触孔，所述电容接触孔底部沉积有第一导电层，在所述外围电路区，所述半导体衬底上具有器件层；对所述第一导电层进行处理，以增大所述第一导电层的粗糙度；在所述外围电路区形成导线接触孔，所述导线接触孔暴露所述半导体衬底；形成过渡层，所述过渡层至少覆盖所述第一导电层表面及所述导线接触孔暴露的所述半导体衬底表面；形成第二导电层，所述第二导电层覆盖所述过渡层，且填充所述电容接触孔及所述导线接触孔。

进一步，在所述半导体衬底上形成多个分立设置的位线结构，所述电容接触孔设置在所述位线结构之间，对所述第一导电层进行处理的步骤之前，对所述阵列区的位线结构及所述外围电路区的器件层进行减薄处理。

进一步，所述位线结构包括位线接触岛及位线，所述位线接触岛与所述半导体衬底接触，所述位线设置在所述位线接触岛上，所述位线包括导电层及设置在所述导电层上的介质层，在减薄处理步骤中，所述介质层被减薄。

进一步，对所述第一导电层进行处理的步骤进一步包括：对所述第一导电层进行离子注入，以破坏第一导电层表面平整度，增大所述第一导电层的粗糙度。

进一步，所述第一导电层为多晶硅层，对所述第一导电层进行离子注入的步骤为，对所述第一导电层进行锗离子、碳离子或者砷离子注入。

进一步，对所述第一导电层进行离子注入的步骤中，在所述外围电路区的器件层表面也形成沉积层。