[发明专利]一种时序分析方法、装置、设备以及计算机存储介质

说明书

本申请实施例公开了一种时序分析方法、装置、设备以及计算机存储介质，该方法包括：对待设计电路的多个初始模块进行分组，得到多个模块组；其中，每一模块组包括至少一个初始模块；确定所述多个模块组各自的初始时序分析结果；根据所确定的初始时序分析结果，判断所述多个模块组是否进行分组调整；在判断结果为否的情况下，根据所述多个模块组生成所述待设计电路的布局布线结果；对所述布局布线结果进行时序分析，得到目标时序分析报告。这样，能够减少由于时序问题所导致的迭代次数，节约整个芯片设计的时间。

技术领域

本申请涉及芯片设计技术领域，尤其涉及一种时序分析方法、装置、设备以及计算机存储介质。

背景技术

时序是芯片后端设计的难点，在整个芯片的后端设计中一般要经过多次的迭代才能取得较好的时序结果。这样，快速的分析和定位时序问题并给出解决方案可以减少芯片后端设计的迭代次数，从而节约整个芯片设计的时间。

然而，目前的时序分析流程在拿到静态时序分析(Static timing analysis，STA)报告后，需要逐条分析该报告中每条时序路径的结果。然后根据逻辑的长度、单元的位置和延迟调整布局布线的设置，再重新布局布线。如果多次布局布线的结果都不理想，那么需要重新调整布局规划，甚至改变模块的形状等；这样的时序分析需要花费较长时间，而且迭代次数多，影响了整个芯片后端设计的时间。

发明内容

本申请提出一种时序分析方法、装置、设备以及计算机存储介质，能够减少由于时序问题所导致的迭代次数，节约整个芯片设计的时间。

为达到上述目的，本申请的技术方案是这样实现的：

第一方面，本申请实施例提供了一种时序分析方法，所述方法包括：

对待设计电路的多个初始模块进行分组，得到多个模块组；其中，每一模块组包括至少一个初始模块；

确定所述多个模块组各自的初始时序分析结果；

根据所确定的初始时序分析结果，判断所述多个模块组是否进行分组调整；

在判断结果为否的情况下，根据所述多个模块组生成所述待设计电路的布局布线结果；

对所述布局布线结果进行时序分析，得到目标时序分析报告。

第二方面，本申请实施例提供了一种基于电子设计自动化EDA工具的时序分析方法，所述方法包括：

接收待设计电路的多个初始模块；

对所述多个初始模块的时序分析，获得所述多个模块组各自的初始时序分析结果；

根据所获得的初始时序分析结果，在所述多个模块组无需进行分组调整的情况下，生成所述待设计电路的布局布线结果；

对所述布局布线结果进行时序分析，输出目标时序分析报告。

第三方面，本申请实施例提供了一种时序分析装置，该时序分析装置包括分组单元、确定单元、判断单元和时序分析单元；其中，

所述分组单元，配置为对待设计电路的多个初始模块进行分组，得到多个模块组；其中，每一模块组包括至少一个初始模块；

所述确定单元，配置为确定所述多个模块组各自的初始时序分析结果；

所述判断单元，配置为根据所确定的初始时序分析结果，判断所述多个模块组是否进行分组调整；

所述时序分析单元，配置为在判断结果为否的情况下，根据所述多个模块组生成所述待设计电路的布局布线结果；以及对所述布局布线结果进行时序分析，得到目标时序分析报告。

第四方面，本申请实施例提供了一种时序分析设备，该时序分析设备包括存储器和处理器；其中，