[发明专利]半导体存储器件在审

专利信息
申请号: 202010824227.3 申请日: 2020-08-17
公开(公告)号: CN112397517A 公开(公告)日: 2021-02-23
发明(设计)人: 申东石;金志永;安皓均;李灿旻;赵银珠;金熙中;慎重赞;安泰炫;崔贤根;黄有商;李基硕 申请(专利权)人: 三星电子株式会社
主分类号: H01L27/11521 分类号: H01L27/11521;H01L27/11551;H01L27/11568;H01L27/11578
代理公司: 北京市柳沈律师事务所 11105 代理人: 翟然
地址: 韩国*** 国省代码: 暂无信息
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摘要:
搜索关键词: 半导体 存储 器件
【权利要求书】:

1.一种半导体存储器件,包括:

具有单元区域和接触区域的衬底,所述接触区域包括外围电路区域;

在所述衬底的所述单元区域上的第一堆叠和第二堆叠;以及

在所述外围电路区域上的第一外围晶体管,

其中所述第一堆叠和所述第二堆叠中的每个包括:

半导体图案,在相对于所述衬底的上表面的垂直方向上堆叠在所述单元区域上;

位线,在所述垂直方向上堆叠在所述单元区域上并分别连接到所述半导体图案的第一端,每条所述位线在相对于所述衬底的所述上表面的水平方向上从所述单元区域延伸到所述接触区域;以及

字线,与所述半导体图案相邻地设置并在所述垂直方向上从所述衬底的所述单元区域延伸,以及

其中,所述第一外围晶体管设置在所述第一堆叠的所述位线和所述第二堆叠的所述位线之间。

2.根据权利要求1所述的半导体存储器件,其中,所述第一外围晶体管包括:

在所述垂直方向上堆叠在所述外围电路区域上的第一有源图案;以及

外围栅电极,与所述第一有源图案相邻地设置并在所述垂直方向上从所述外围电路区域延伸。

3.根据权利要求2所述的半导体存储器件,其中,所述外围栅电极包括一对第一外围栅电极和第二外围栅电极,并且所述第一外围栅电极和所述第二外围栅电极分别设置在每个所述有源图案的相反侧。

4.根据权利要求2所述的半导体存储器件,其中,所述外围栅电极围绕每个所述有源图案。

5.根据权利要求2所述的半导体存储器件,其中,所述第一外围晶体管还包括主体接触线,所述主体接触线连接到每个所述有源图案并且在所述垂直方向上从所述外围电路区域延伸。

6.根据权利要求2所述的半导体存储器件,还包括:

第二外围晶体管,设置在所述外围电路区域上并与所述第一外围晶体管相邻;以及

屏蔽线,设置在所述外围电路区域上并插设在所述第一外围晶体管的所述外围栅电极和所述第二外围晶体管的外围栅电极之间。

7.根据权利要求2所述的半导体存储器件,还包括:

第二外围晶体管,设置在所述外围电路区域上并与所述第一外围晶体管相邻,

其中,所述第一外围晶体管还包括穿透所述第一有源图案的第一源极/漏极接触,

所述第二外围晶体管包括第二有源图案和穿透所述第二有源图案的第二源极/漏极接触,以及

所述第一源极/漏极接触的底表面的垂直高度不同于所述第二源极/漏极接触的底表面的垂直高度。

8.根据权利要求2所述的半导体存储器件,其中,所述第一外围晶体管还包括半导体层,

每个所述有源图案和每个所述半导体层在所述垂直方向上交替地堆叠在所述外围电路区域上,

所述有源图案包括硅,以及

所述半导体层包括硅锗。

9.根据权利要求1所述的半导体存储器件,还包括:

在所述第一堆叠和所述第二堆叠上的互连线,

其中,所述位线中的至少一条通过所述互连线电连接到所述第一外围晶体管。

10.根据权利要求1所述的半导体存储器件,其中,所述第一堆叠和所述第二堆叠中的每个还包括分别连接到所述半导体图案的第二端的电容器。

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