[发明专利]用于提供多相时钟的设备和方法

权利要求书

1.一种设备，其包括：

多个时钟电路，每个时钟电路包含输入节点、输出节点、复位节点和控制时钟节点，所述多个时钟电路中的每个时钟电路被配置成基于所述输入节点处的相应的输入在所述输出节点处提供相应的输出时钟，所述多个时钟电路中的第一个时钟电路被配置成在所述输入节点处接收命令；

第一控制电路，所述第一控制电路包含第一输入和第二输入以及输出，所述第一控制电路被耦接以在所述第一输入处接收由除了所述多个时钟电路中的最后一个时钟电路之外的所述多个时钟电路中的一个时钟电路提供的第一输出时钟，并且被耦接以在所述第二输入处接收复位信号，所述第一控制电路被配置成基于所述第一输出时钟和所述复位信号向所述多个时钟电路中的所述最后一个时钟电路的所述复位节点提供输出信号；以及

第二控制电路，所述第二控制电路包含第一输入和第二输入以及输出，所述第二控制电路被耦接以在所述第一输入处接收控制时钟，并且被耦接以在所述第二输入处接收由所述多个时钟电路中的所述最后一个时钟电路提供的输出时钟，所述第二控制电路被配置成基于所述控制时钟和所述输出时钟向所述多个时钟电路中的所述最后一个时钟电路的所述控制时钟节点提供输出信号。

2.根据权利要求1所述的设备，其中所述第一控制电路包括OR逻辑门，并且所述第二控制电路包括OR逻辑门。

3.根据权利要求1所述的设备，其中所述多个时钟电路中的所述第一个时钟电路包括触发器电路。

4.根据权利要求1所述的设备，其中所述多个时钟电路中的所述最后一个时钟电路包括锁存器电路。

5.根据权利要求1所述的设备，其中所述多个时钟电路包括四个时钟电路，所述四个时钟电路中的两个时钟电路包括触发器电路，并且所述四个时钟电路中的另外两个时钟电路包括锁存器电路。

6.根据权利要求1所述的设备，其中所述多个时钟电路包括第二时钟电路和第三时钟电路，所述第二时钟电路和所述第三时钟电路被配置成在相应的输入节点处接收由所述多个时钟电路中的所述第一个时钟电路提供的所述第一输出时钟，并且所述第三时钟电路被配置成向所述多个时钟电路中的所述最后一个时钟电路的所述输入节点提供输出。

7.根据权利要求1所述的设备，其中所述多个时钟电路包括八个时钟电路，所述八个时钟电路中的四个时钟电路包括触发器电路，并且所述八个时钟电路中的另外四个时钟电路包括锁存器电路。

8.根据权利要求7所述的设备，其进一步包括：

第三控制电路，所述第三控制电路包含第一输入和第二输入以及输出，所述第三控制电路被耦接以在所述第一输入处接收由所述多个时钟电路中的第二个时钟电路提供的第二输出时钟并且被耦接以在所述第二输入处接收所述复位信号，所述第一控制电路被配置成基于所述第二输出时钟和所述复位信号向所述多个时钟电路中的另一个时钟电路的所述复位节点提供输出信号；以及

第四控制电路，所述第四控制电路包含第一输入和第二输入以及输出，所述第四控制电路被耦接以在所述第一输入处接收所述控制时钟，并且被耦接以在所述第二输入处接收由所述多个时钟电路中的所述另一个时钟电路提供的输出时钟，所述第四控制电路被配置成基于所述控制时钟和所述输出时钟向所述多个时钟电路中的所述另一个时钟电路的所述控制时钟节点提供输出信号。

9.根据权利要求1所述的设备，其中所述第二控制电路被配置成防止所述多个时钟电路中的所述最后一个时钟电路改变其输出时钟的时钟电平。

10.根据权利要求1所述的设备，其中来自所述多个时钟电路的所述相应的输出时钟相对于彼此偏移所述控制时钟的半个时钟周期。