[发明专利]一种LDMOS器件结构及其制备方法和性能

说明书

针对现有技术的不足，本发明提供一种LDMOS器件、制备工艺及性能，本发明所提供的器件利用表面的P型外延层以及渐变式的非等间距分布，对漂移区内的电场分布进行调制，显著提高器件的漂移区掺杂浓度。经仿真分析，与传统SOI‑LDMOS器件相比,MSPtop‑LDMOS器件的BV提高了70.8%、Ron降低了54.4%、品质因子提高了5.4倍。与此同时，该器件还具有工艺简单的特点。

技术领域

本发明涉及半导体装置领域，具体为一种LDMOS器件结构及其制备方法和性能。特别的是，本申请基于P型外延层的新型结构，通过在N型漂移区上方引入P型外延层，得到一种间距依次递增的多级Ptop层LDMOS器件(MSPtop-LDMOS)，该器件利用表面的P型外延层以及渐变式的非等间距分布，对漂移区内的电场分布进行调制，显著提高器件的漂移区掺杂浓度。Ptop层的作用主要是用于辅助N型漂移层内掺杂浓度的耗尽，从而辅助N型漂移区掺杂浓度的耗尽，进而实现提高击穿电压的效果。本结构大大的减小了漂移区在器件表面的尺寸，节省了版图的面积，利于集成化，同时减低了器件的导通电阻。

背景技术

绝缘硅横向双扩散金属氧化物半导体(SOI-LDMOS)具有自隔离效果好、漏电低、速度快、可靠性高、消除衬底击穿、消除衬底辅助耗尽效应等优点的半导体器件。SOI-LDMOS器件广泛应用于智能功率集成电路(SPIC)和高压功率集成电路(HVIC)相关领域，由于这些领域的应用较为复杂与恶劣，就得对器件本身的性能、热管理及其可靠性要求较高。SOI器件散热能力较差，所以Ron要尽可能的小，而大功率SOI器件要求击穿电压尽可能的大。提升器件的击穿电压(BV)、降低导通电阻(Ron)，对于器件本身的性能有很大提升。而击穿电压和导通电阻两个关键参数之间是互为矛盾的关系，因此在SOI-LDMOS器件的设计中，优化两者之间的关系，非常重要。

针对传统结构的功率LDMOS器件，现有的解决方法是增加漂移区的长度，但漂移区长度的增加，会使得击穿电压BV和导通电阻Ron同步在增加，导致性能无法如期望的提升：击穿电压和导通状态下单位面积的阻值是衡量LDMOS优良与否的关键参数。然而在高压集成电路中，LDMOS要承受较高的击穿电压，则需要较长的漂移区长度，因此占用的芯片面积就会过大，导通电阻也随之增加。现有的模型和研究方法没有充分考虑对击穿电压和导通电阻两者同时进行优化，仅仅考虑优化其中一个性能参数的，另一个的性能参数并没有对其进行优化，则这样情况下器件的使用寿命和可靠性也就没有实质性提升。因此需要换一角度尝试解决前述问题。

发明内容

针对现有技术的不足，本发明提供一种LDMOS器件，使得本发明所提供的新结构/材质的LDMOS器件的击穿电压与导通电阻相比于传统的LDMOS器件得到最大的优化：大大地提高了击穿电压，同时一定程度上地减小了导通电阻。本发明的具体如下：

一种conv-LDMOS器件，含有硅衬底层1、二氧化硅埋氧层2和N型漂移区3，所述硅衬底层1、二氧化硅埋氧层2和N型漂移区3自下而上排列；其特征在于：在N型漂移区3上设有一个Ptop层条区域；在Ptop层条区域内设有1个以上的Ptop条。

进一步说，在二氧化硅埋氧层2的上方、N型漂移区3的一侧，设有P阱区5；在P阱区5的上方设有源端重掺杂P+区6、源端重掺杂N+区7、栅接触场板9；在源端重掺杂P+区6的上方设有源极8；在栅接触场板9的上方设有栅极10；

在二氧化硅埋氧层2的上方、N型漂移区3的另一侧，设有漏端重掺杂N+区4；在漏端重掺杂N+区4的上方设有漏极11。

进一步说，源极8的底面与源端重掺杂N+区7的顶面相接触；

栅接触场板9的底端分别与源端重掺杂N+区7的顶面、N型漂移区3的顶面相连接。