[发明专利]一种基于FPGA的多并行策略卷积网络加速器

权利要求书

1.一种基于FPGA的多并行策略卷积网络加速器，其特征在于：包括单层网络计算结构，所述单层网络计算结构包括BN层、卷积层、激活层和池化层，这四层网络形成流水线结构，

BN层，对输入的数据进行合并；

卷积层，进行大量的乘法以及加法运算；所述卷积层包括第一层卷积、中间层卷积和最后一层卷积，并且使用输入并行、像素并行以及输出并行中一种或者多种进行卷积运算；

激活层以及池化层，将卷积层的输出结果进行流水计算；

经过池化、激活后的最终结果存到随机存储器RAM中。

2.根据权利要求1所述的一种基于FPGA的多并行策略卷积网络加速器，其特征在于：

所述输入并行为利用特征模板并行处理N幅输入的特征图，输入特征图按照逐行逐列的顺序进入行缓存中，在每个行缓存的出口处获得特征模板大小的数据；

所述像素并行为同时完成多个连续像素的卷积过程，采用8bit像素策略；

所述输出并行能并行处理N幅输入特征图，相同的输入特征图与N组输出通道的权重计算卷积，得到不同的输出特征。

3.根据权利要求2所述的一种基于FPGA的多并行策略卷积网络加速器，其特征在于：所述特征模板大小设定为3×3。

4.根据权利要求2所述的一种基于FPGA的多并行策略卷积网络加速器，其特征在于：

所述第一层卷积处理过程的特征模板大小为3×3，处理RGB图像，使用输入并行实现整个卷积过程；

所述中间层卷积处理过程的特征模板大小为3×3，兼容处理不同的激活、池化过程，使用输入并行、像素并行和输出并行这三种并行组合模式实现卷积过程；

所述最后一层卷积处理过程的特征模板大小为1×1，无需激活、池化过程。

5.根据权利要求1所述的一种基于FPGA的多并行策略卷积网络加速器，其特征在于：所述激活层采用线性整流函数对卷积层输出的结果进行激活处理，所述池化层采用2×2的滑动窗进行池化处理。

6.根据权利要求5所述的一种基于FPGA的多并行策略卷积网络加速器，其特征在于：所述池化处理的步长为1，其每行每列均对应输出像素。

7.根据权利要求5所述的一种基于FPGA的多并行策略卷积网络加速器，其特征在于：所述池化处理的步长为2，其隔行隔列输出一个像素。