[发明专利]一种1553B总线控制器协议处理IP核

说明书

本发明公开了一种1553B总线控制器协议处理IP核，设置在CPU和1553B总线之间，该IP核包括AXI从设备接口、寄存器、共享RAM、指令控制逻辑单元、RAM管理单元、BC协议处理器、编码器、解码器和1553B收发器；AXI从设备接口用于实现CPU对寄存器和共享RAM进行初始化读写操作；寄存器用于通过CPU写入信息，配置本IP核实现1553B总线数据通信功能；还用于通过BC协议处理器写入信息，记录本IP核的工作状态；共享RAM用于存储BC指令列表、BC消息块的说明和各种数据；指令控制逻辑单元用于对CPU的消息进行消息序列控制；还用于基于BC指令列表对BC协议处理器处理的消息进行调度；BC协议处理器，用于对接收到的消息进行解析和处理，并将处理后的数据字发送至编码器。

技术领域

本发明涉及数据通信领域，具体涉及一种1553B总线控制器协议处理IP核。

背景技术

1553B总线是一种时分制命令/响应型多路传输的半双工数据总线，总线结构包括：互为冗余备份的A/B总线，其上挂接有三种终端类型：总线控制器(BC)、远置终端(RT)和总线监视器(BM)。总线控制器对总线上所有信息传输事务起到初始控制的作用，远程终端完成BC与RT间的信息传输，总线监视器不参与通信，完成对1553B总线上消息传输过程的监听功能。总线上最多可以有1个总线控制器，31个远程终端，总线监视器可选。

目前国内对总线控制器内部协议处理逻辑相对落后，协议处理不够灵活，CPU参与度较高，需要在软件上不断配置消息，CPU的不断参与才可实现对消息流的调度管理。

发明内容

本发明要解决的技术问题是现有技术中协议处理灵活度低，CPU参与度高的问题，由此提供一种灵活性强的1553B总线控制器IP核。

为实现上述目的，本发明提供了一种1553B总线控制器协议处理IP核，设置在CPU和1553B总线之间，该IP核包括AXI从设备接口、寄存器、共享RAM、指令控制逻辑单元、RAM管理单元、BC协议处理器、编码器、解码器和1553B收发器；

所述AXI从设备接口，用于将本IP核连接到AMBAAXI总线上，使本IP核作为AXI总线的外设进行工作；还用于实现CPU对寄存器和共享RAM进行初始化读写操作；

所述寄存器，用于通过CPU写入信息，配置本IP核实现1553B总线数据通信功能；还用于通过BC协议处理器写入信息，记录本IP核的工作状态；

所述共享RAM，用于存储BC指令列表、BC消息块的说明和各种数据；

所述指令控制逻辑单元，用于对CPU的消息进行消息序列控制；还用于基于BC指令列表对BC协议处理器处理的消息进行调度；

所述RAM管理单元，用于管理共享RAM，为指令控制逻辑单元和BC协议处理器分配共享RAM；

所述BC协议处理器，用于对接收到的消息进行解析和处理，并将处理后的数据字发送至编码器；

所述解码器，用于对1553B收发器发送的数据进行解码，发送至BC协议处理器；

所述编码器，用于对BC协议处理器发送的数据进行编码，发送至1553B收发器；

所述1553B收发器，用于接收1553B总线上传输的数据字、状态字，转发至解码器，还用于接收解码器输出的数据，转发至1553B总线上。

作为上述系统的一种改进，所述共享RAM包括BC指令列表区、BC消息块说明区和数据区；其中，BC指令列表区用于存储排列好的多个指令，每个指令由两个字组成：一个指令码和一个参数字；一个指令码包括：操作码和执行条件码；所述BC消息块说明区中存储每条BC消息块的说明；BC消息的排序使用了指令码列表，控制BC消息排序的BC指令列表起始地址从固定位置开始；所述数据区包括待发送数据字与待接收数据字，发送数据区和接收数据区的大小通过配置寄存器进行配置。